JPS6041815A - パルス回路 - Google Patents
パルス回路Info
- Publication number
- JPS6041815A JPS6041815A JP58150678A JP15067883A JPS6041815A JP S6041815 A JPS6041815 A JP S6041815A JP 58150678 A JP58150678 A JP 58150678A JP 15067883 A JP15067883 A JP 15067883A JP S6041815 A JPS6041815 A JP S6041815A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- pair
- pulse circuit
- pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、互いに相補的電圧を発生Ｊるパルス回路に関
するものである。
するものである。
従来例の４？１″ｉ成とイの問題点
近年、高速パルス回路はより高速に向っているが、一方
、一つのパルス源でドライブりる負Ｍの数及び負前容吊
は必ずしも小さくないので、立ち上りもしくは立ち下り
の高速なパルスによってドライブされる場合は大きなリ
ンギングを生じ、セトリングタイムは必り゛しも良好と
は吉えないものであった。このことは論理回路に８３い
でよりも、むしろタイミング誤差が数１０ｐｓ以内であ
ることが必要なビデオ帯を扱う１ノンプルボ一ルド回路
もしくは標本化とｍ子化とを同時に行う並列型Ａ／Ｄコ
ンバータのサンプルパルスとしては、このセトリング特
性が重要である。特に並列型Δ／Ｄ−１ンバージにおい
ては、一つのパルス源に接続される負荷の数が多く、し
かも容量性があるために、このセトリング特性は悪化し
やすいものであったゎ従来の高速パルス回路のり本釣な
回路例を第１図に、パルス特性を８ｆ！２図に示す。第
１図にＪ３いて、１は動作電源、２△、２Ｂは互いに相
補的な関係のあるパルス源、３Ａ、３Ｂは一対のエミッ
タフォロワー回路を構成する１〜ランジスタ、４△。
、一つのパルス源でドライブりる負Ｍの数及び負前容吊
は必ずしも小さくないので、立ち上りもしくは立ち下り
の高速なパルスによってドライブされる場合は大きなリ
ンギングを生じ、セトリングタイムは必り゛しも良好と
は吉えないものであった。このことは論理回路に８３い
でよりも、むしろタイミング誤差が数１０ｐｓ以内であ
ることが必要なビデオ帯を扱う１ノンプルボ一ルド回路
もしくは標本化とｍ子化とを同時に行う並列型Ａ／Ｄコ
ンバータのサンプルパルスとしては、このセトリング特
性が重要である。特に並列型Δ／Ｄ−１ンバージにおい
ては、一つのパルス源に接続される負荷の数が多く、し
かも容量性があるために、このセトリング特性は悪化し
やすいものであったゎ従来の高速パルス回路のり本釣な
回路例を第１図に、パルス特性を８ｆ！２図に示す。第
１図にＪ３いて、１は動作電源、２△、２Ｂは互いに相
補的な関係のあるパルス源、３Ａ、３Ｂは一対のエミッ
タフォロワー回路を構成する１〜ランジスタ、４△。
４ Ｂ ＋、Ｌ電流源、５Ａ、ＥｉＢはパルス源２△、
２［３に対し負荷回路を構成する、エミッタを共通に接
続したエミッタ結合論理回路を形成りる１−ランジスタ
、６Ａ、６［３は負荷素子、７は電流源′Ｃある。
２［３に対し負荷回路を構成する、エミッタを共通に接
続したエミッタ結合論理回路を形成りる１−ランジスタ
、６Ａ、６［３は負荷素子、７は電流源′Ｃある。
８Ａ、８Ｂはこの論理回路全体を表わしてＪ３す、この
ような論理回路が並列に多数接続されているものとＪる
。このように回路において、互いに相補的な立ちｔす、
立ち下りの高速なパルスを与えると、■ミッタフォロワ
ーの出力の波形は第２図に示ずように激しいリンギング
を発生させる。この理由は、負仙が容量性になったとき
、■ミッタフォロワーは誘導性になるからであり、一般
に負萄容伍が増すなどＡ−バージ１．−ｔ−爪は増大づ
る。
ような論理回路が並列に多数接続されているものとＪる
。このように回路において、互いに相補的な立ちｔす、
立ち下りの高速なパルスを与えると、■ミッタフォロワ
ーの出力の波形は第２図に示ずように激しいリンギング
を発生させる。この理由は、負仙が容量性になったとき
、■ミッタフォロワーは誘導性になるからであり、一般
に負萄容伍が増すなどＡ−バージ１．−ｔ−爪は増大づ
る。
このリンギングを抑えにつとすると、エミツタフｔロワ
ーの入力らしくは出力に抵抗を入れて、立ち上り、立ち
下りを遅くせざるを行ず、このことは高速化を犠牲にＪ
ることを意味している。
ーの入力らしくは出力に抵抗を入れて、立ち上り、立ち
下りを遅くせざるを行ず、このことは高速化を犠牲にＪ
ることを意味している。
発明の目的
本発明は上記従来の欠点を解消するもので、パルスを鈍
らせることなく、リンギングを抑えた、高速のセトリン
グ特性をｌＯＪるパルス回路を提供することを目的とす
る。
らせることなく、リンギングを抑えた、高速のセトリン
グ特性をｌＯＪるパルス回路を提供することを目的とす
る。
発明の構成
上記目的を達成りるため、本発明のパルス回路（ま、一
対の入力の差１ＰＩｌ電圧によって動作するアクディプ
回路が負荷として接続された互いに相補的な電圧関係に
あるパルスが出）〕される一対の出力端の間に接続され
た抵抗を備えた構成である。
対の入力の差１ＰＩｌ電圧によって動作するアクディプ
回路が負荷として接続された互いに相補的な電圧関係に
あるパルスが出）〕される一対の出力端の間に接続され
た抵抗を備えた構成である。
実施例の説明
以下、本発明の一実施例について、図面に基づいて説明
する。
する。
第３図しよ本発明の一実施例にお【ノるパルス回路の回
路図１− 、第１図に示り４ｆＧ成敗累と同一の（１４
成要ス（には同一の符号をイ・［シてその説明を省略す
る。
路図１− 、第１図に示り４ｆＧ成敗累と同一の（１４
成要ス（には同一の符号をイ・［シてその説明を省略す
る。
ホ実施例ｔこおいて、第１図に承り従来回路と異なる点
は、−刻のエミツタフ７Ｉ［］ワーをｌｊ、Ｘ成づるｉ
・シンジスタ３△、３Ｂの土ミッタ間にｊ氏抗５）を１
Φ人したことＣある。この回路にお（プるパルスを第４
図に示づ。第４図ＢにＪ３いて実線ａは１−フンジスタ
３△のエミッタの波形を示し、実線１）（よ１〜ランジ
スタ３Ｂの１−ミッタの波形を示している。；１、た第
４図△は差動出力を示しでいる。この回路におい゛Ｃ６
１〜ランジスタ３△、３Ｂの］ミッタ出力（，１リンヤ
ングを発生しているが、従来回路とは異なり、リンキン
グのモードが同相である！こめに、差動出力（は４Ｊ７
３消し合い、リンギングのないパルスどなる。これは抵
抗９を挿入りることにＪ、す、（７いの出力端に１１３
Ｒる同相モードのインピータンスよりも差動セードて
のインピーダンスが低くなるからであり、差ｖ］出力電
Ｉｆの電流源１△、４［３の電流１１０と抵抗９の抵抗
値とによつ−（規定される電圧からの変動（よ抑制され
るからＣある。
は、−刻のエミツタフ７Ｉ［］ワーをｌｊ、Ｘ成づるｉ
・シンジスタ３△、３Ｂの土ミッタ間にｊ氏抗５）を１
Φ人したことＣある。この回路にお（プるパルスを第４
図に示づ。第４図ＢにＪ３いて実線ａは１−フンジスタ
３△のエミッタの波形を示し、実線１）（よ１〜ランジ
スタ３Ｂの１−ミッタの波形を示している。；１、た第
４図△は差動出力を示しでいる。この回路におい゛Ｃ６
１〜ランジスタ３△、３Ｂの］ミッタ出力（，１リンヤ
ングを発生しているが、従来回路とは異なり、リンキン
グのモードが同相である！こめに、差動出力（は４Ｊ７
３消し合い、リンギングのないパルスどなる。これは抵
抗９を挿入りることにＪ、す、（７いの出力端に１１３
Ｒる同相モードのインピータンスよりも差動セードて
のインピーダンスが低くなるからであり、差ｖ］出力電
Ｉｆの電流源１△、４［３の電流１１０と抵抗９の抵抗
値とによつ−（規定される電圧からの変動（よ抑制され
るからＣある。
発明の詳細
な説明したように本発明によれば、Ｕいに相補的なパル
スを出力する一対の出力端の間に抵抗を挿入したので１
差動［−°ドでのリンギングを抑制し、セトリング特性
が良好で、タイミングが正確なパルスを発生し１！７、
高速パルスの発生に極めて有効ぐある。
スを出力する一対の出力端の間に抵抗を挿入したので１
差動［−°ドでのリンギングを抑制し、セトリング特性
が良好で、タイミングが正確なパルスを発生し１！７、
高速パルスの発生に極めて有効ぐある。
第１図は従来のパルス回路の回路図、第２図は同パルス
回路のパルス特性の説明図、第３図は本発明の一実施例
におけるパルス回路の回路図、第４図は同パルス回路の
パルス特性の説明図である。 ２△、２１３・・・パルス源、３△、３１３・・・１−
ランジスタ、４Ａ、４Ｂ・・・電流源、８Ａ、８１３・
・・負拘回路、９・・・抵抗 代理人 森 本 義 弘
回路のパルス特性の説明図、第３図は本発明の一実施例
におけるパルス回路の回路図、第４図は同パルス回路の
パルス特性の説明図である。 ２△、２１３・・・パルス源、３△、３１３・・・１−
ランジスタ、４Ａ、４Ｂ・・・電流源、８Ａ、８１３・
・・負拘回路、９・・・抵抗 代理人 森 本 義 弘
Claims (1)
- 【特許請求の範囲】 １、一対の入力の差動電圧によって動作りるアクディプ
回路が負荷として接続された互いに相補的な電圧関係に
あるパルスが出力される一対の出力端の間に接続された
抵抗を備えたパルス回路。 ２、出力端は、ベースを入力端とりる一対の１ミツタフ
Ａロワーのエミッタである構成とした１６ Ｆ’ｒ請求
の範囲第１ ］Ｊ’ｉ記載のパルス回路。 ３、ｔ１荷は、一対の入ノｊパルスの差電圧にＪ：・）
で７Ｊえられるタイミングによりυンプリングタイミン
グを規定せしめられるサンプルボールド回路にＪ３ ｋ
ノるｊＩクディブ素子である構成とした特許請求の範囲
第１項記載のパルス回路。 ４、負荷は、一対の入力パルスの差電圧にＪ：つで与え
られるタイミングによりサンプリングタイミングを規定
せしめられるＡ ／ ｌ） ＝ＪンバータにＪ３けるア
クティブ素子である構成とした特；′［請求の範囲第′
１］ｎ記載のパルス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150678A JPS6041815A (ja) | 1983-08-17 | 1983-08-17 | パルス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150678A JPS6041815A (ja) | 1983-08-17 | 1983-08-17 | パルス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041815A true JPS6041815A (ja) | 1985-03-05 |
Family
ID=15502075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150678A Pending JPS6041815A (ja) | 1983-08-17 | 1983-08-17 | パルス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041815A (ja) |
-
1983
- 1983-08-17 JP JP58150678A patent/JPS6041815A/ja active Pending
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