JPH04117724A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
- Publication number
- JPH04117724A JPH04117724A JP23305290A JP23305290A JPH04117724A JP H04117724 A JPH04117724 A JP H04117724A JP 23305290 A JP23305290 A JP 23305290A JP 23305290 A JP23305290 A JP 23305290A JP H04117724 A JPH04117724 A JP H04117724A
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- JP
- Japan
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- transistor
- circuit
- load capacitor
- terminal
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- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000007599 discharging Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬ回路に関し、
する。
従来のＥＣＬ回路の出力部は、第２図に示すようなエミ
ッタ・フォロア（Ｅ−Ｆ））ランジスタ２０と、Ｅ−Ｆ
抵抗２１とで構成していた。
ッタ・フォロア（Ｅ−Ｆ））ランジスタ２０と、Ｅ−Ｆ
抵抗２１とで構成していた。
入力部は、入力トランシスタ１６．リファレンストラン
ジスタ１７．定電流源１５．コレクタロード抵抗１８．
１９からなり、入力トランジスタ１６のベースは入力端
子２５が接続され、リファレンストランジスタ１７のベ
ースにハ基準！圧ＶＲＥＦが印加される。最高電位２３
．最低電位２４との間に前記出力部、入力部が設けられ
る。
ジスタ１７．定電流源１５．コレクタロード抵抗１８．
１９からなり、入力トランジスタ１６のベースは入力端
子２５が接続され、リファレンストランジスタ１７のベ
ースにハ基準！圧ＶＲＥＦが印加される。最高電位２３
．最低電位２４との間に前記出力部、入力部が設けられ
る。
従来のＥＣＬ回路において、出力電位の立下り時間は、
出力負荷容量２２の電荷の放電をＥ−Ｆ抵抗２１で行う
ため、立ち上り時間に比べより犬なる時間を要するとい
う欠点があり、また出力部特に出力回路に関 荷容量Ｃが大きいほどその差が大きくなる欠点力ある。
出力負荷容量２２の電荷の放電をＥ−Ｆ抵抗２１で行う
ため、立ち上り時間に比べより犬なる時間を要するとい
う欠点があり、また出力部特に出力回路に関 荷容量Ｃが大きいほどその差が大きくなる欠点力ある。
本発明の目的は、前記欠点が解決され、立ち１つ時間、
立ち下り時間を短縮したＥＣＬ回路を扶供することにあ
る。
立ち下り時間を短縮したＥＣＬ回路を扶供することにあ
る。
本発明のＥＣＬ回路の構成は、差動増幅回路の第１の出
力をベースとし、かつ所定のインピータンスを負荷とす
る第１のエミッタ・フォロア・トランジスタと、前記差
動増幅回路の第２の出力をベースとする第２のエミッタ
・フォロア・トランジスタと、前記第１のエミッタ・フ
ォロア・トランジスタのエミッタをコレクタに、前記イ
ンピータンスの一端をエミッタに、前記第２のエミッタ
・フォロア・トランジスタのエミッタをベースにそれぞ
れ接続してなる第３のトランジスタを設は前記第３のト
ランジスタのコレクタを出力端子となしたことを特徴と
する。
力をベースとし、かつ所定のインピータンスを負荷とす
る第１のエミッタ・フォロア・トランジスタと、前記差
動増幅回路の第２の出力をベースとする第２のエミッタ
・フォロア・トランジスタと、前記第１のエミッタ・フ
ォロア・トランジスタのエミッタをコレクタに、前記イ
ンピータンスの一端をエミッタに、前記第２のエミッタ
・フォロア・トランジスタのエミッタをベースにそれぞ
れ接続してなる第３のトランジスタを設は前記第３のト
ランジスタのコレクタを出力端子となしたことを特徴と
する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のＥＣＬ回路の回路図である
。
。
第１図において、本実施例のＥＣＬ回路は、定電流源１
と入力トランジスタ２と、リファレンストランジスタ３
と、コレクタロード抵抗４．５と、出力Ｅ−Ｆ）ランジ
スタロと、差動出力Ｅ−Ｆトランジスタ７と、出力負荷
容量放電用トランジスタ８と、電流制限用インピーダン
ス９と、出力負荷容１１０を接続する出力端子１４と、
最高電位１１ラインと、最低電位１２ラインと、入力端
子１３とを備えている。
と入力トランジスタ２と、リファレンストランジスタ３
と、コレクタロード抵抗４．５と、出力Ｅ−Ｆ）ランジ
スタロと、差動出力Ｅ−Ｆトランジスタ７と、出力負荷
容量放電用トランジスタ８と、電流制限用インピーダン
ス９と、出力負荷容１１０を接続する出力端子１４と、
最高電位１１ラインと、最低電位１２ラインと、入力端
子１３とを備えている。
ここで、出力端子１４の電位が、高電位から低電位に変
化するとき、同時に差動出力Ｅ−Ｆ）ランシスタフのベ
ース電位が上昇しており、圧力負荷容量１０の放電用ト
ランジスタ８のコレクタ電流が増加し、出力負荷容量１
０の放電を早くし、その結果立ち下り時間が短かくなる
。
化するとき、同時に差動出力Ｅ−Ｆ）ランシスタフのベ
ース電位が上昇しており、圧力負荷容量１０の放電用ト
ランジスタ８のコレクタ電流が増加し、出力負荷容量１
０の放電を早くし、その結果立ち下り時間が短かくなる
。
以上の説明においては、バッファ回路に使用するものと
したが、これに限られることなく、インバータ回路でも
、多入力ＯＲ回路ても、差動出力をとり得るＥＣＬ回路
であれば、同様の効果が得らｈる。
したが、これに限られることなく、インバータ回路でも
、多入力ＯＲ回路ても、差動出力をとり得るＥＣＬ回路
であれば、同様の効果が得らｈる。
以上説明したように本発明は、出力負荷容量の放電用ト
ランジスタと、一端が出力負荷容量放電用トランジスタ
のエミッタに接続し、他端を最低電位に接続するインピ
ーダンスとにより、ＥＣＬ回路の立ち下り時間を短かく
できる効果がある。
ランジスタと、一端が出力負荷容量放電用トランジスタ
のエミッタに接続し、他端を最低電位に接続するインピ
ーダンスとにより、ＥＣＬ回路の立ち下り時間を短かく
できる効果がある。
第１図は本発明の一実施例のＥＣＬ回路の回路図、第２
図は従来のＥＣＬ回路の回路図である。 １．１５・・・・定電流源、２，１６・・・・入力トラ
ンジスタ、３．１７・・・・リファレンストランジスタ
、４，５，１８．１９・・・・コレクタロード抵抗、６
．２０・・・出カニミッタ・フォロア（Ｅ −Ｆ）トラ
ンジスタ、７・・・・・差動出力Ｅ−Ｆ）ランジスタ、
８・・・・・出力負荷容量放電用トランジスタ、９・・
・・電流制限用インピータンス、１０，２２・・・・・
・出力負荷容量、１１．２３・・・・・最高電位、１２
゜最低電位、 １３゜ ５・・ ・入力端子、 １４゜ ２６・・・・ 出力端子、 １・・ ・Ｅ−Ｆ抵抗。
図は従来のＥＣＬ回路の回路図である。 １．１５・・・・定電流源、２，１６・・・・入力トラ
ンジスタ、３．１７・・・・リファレンストランジスタ
、４，５，１８．１９・・・・コレクタロード抵抗、６
．２０・・・出カニミッタ・フォロア（Ｅ −Ｆ）トラ
ンジスタ、７・・・・・差動出力Ｅ−Ｆ）ランジスタ、
８・・・・・出力負荷容量放電用トランジスタ、９・・
・・電流制限用インピータンス、１０，２２・・・・・
・出力負荷容量、１１．２３・・・・・最高電位、１２
゜最低電位、 １３゜ ５・・ ・入力端子、 １４゜ ２６・・・・ 出力端子、 １・・ ・Ｅ−Ｆ抵抗。
Claims (1)
- 差動増幅回路の第１の出力をベースとし、かつ所定のイ
ンピーダンスを負荷とする第１のエミッタ・フォロア・
トランジスタと、前記差動増幅回路の第２の出力をベー
スとする第２のエミッタ・フォロア・トランジスタと、
前記第１のエミッタ・フォロア・トランジスタのエミッ
タをコレクタに、前記インピーダンスの一端をエミッタ
に、前記第２のエミッタ・フォロア・トランジスタのエ
ミッタをベースにそれぞれ接続してなる第３のトランジ
スタを設け、前記第３のトランジスタのコレクタを出力
端子となしたことを特徴とするＥＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23305290A JPH04117724A (ja) | 1990-09-03 | 1990-09-03 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23305290A JPH04117724A (ja) | 1990-09-03 | 1990-09-03 | Ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117724A true JPH04117724A (ja) | 1992-04-17 |
Family
ID=16949045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23305290A Pending JPH04117724A (ja) | 1990-09-03 | 1990-09-03 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117724A (ja) |
-
1990
- 1990-09-03 JP JP23305290A patent/JPH04117724A/ja active Pending
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