JPS6041876B2 - 絶縁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS6041876B2 JPS6041876B2 JP54162677A JP16267779A JPS6041876B2 JP S6041876 B2 JPS6041876 B2 JP S6041876B2 JP 54162677 A JP54162677 A JP 54162677A JP 16267779 A JP16267779 A JP 16267779A JP S6041876 B2 JPS6041876 B2 JP S6041876B2
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- Japan
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- drain
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- oxide film
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Description
【発明の詳細な説明】
この発明は、高出力の絶縁ゲート型電界効果トランジス
タ（以下、ＭＯＳＦＥＴと記す）の製造方法に関する。
タ（以下、ＭＯＳＦＥＴと記す）の製造方法に関する。
従来、ＭＯＳＦＥＴの出力、とりわけ、電流を増ている
。図において、１はドレーン基板、２はチャネル基板、
３はドレーン領域、４はソース領域、５はゲート電極、
６はゲート用シリコン酸化膜、７、８、９はそれぞれソ
ース、ドレーンおよびゲートの取り出し電極、１０は保
護絶縁膜である。この構造の特徴は、ドレーン領域３の
電極取り出しが、ドレーン基板１を介して、その裏面か
ら行なわれていることであり、電流が装置の表面か”ら
裏面へと流せることである。
。図において、１はドレーン基板、２はチャネル基板、
３はドレーン領域、４はソース領域、５はゲート電極、
６はゲート用シリコン酸化膜、７、８、９はそれぞれソ
ース、ドレーンおよびゲートの取り出し電極、１０は保
護絶縁膜である。この構造の特徴は、ドレーン領域３の
電極取り出しが、ドレーン基板１を介して、その裏面か
ら行なわれていることであり、電流が装置の表面か”ら
裏面へと流せることである。
その結果、装置の同一表面上に、ソース電極およびドレ
ーン電極が配置されている通常のＭＯＳＦＥＴに比べ、
電流の取り出しが容易で、同一チップサイズにおいては
、有効なチャネル面積（幅）が大きくでき、大電流の素
子として適している。さらに、改良された構造の素子と
して、第２図に示すように、第１図に示した素子のチャ
ネル基板２とドレーン基板１との間に、ドレーン基板１
と同一導電型の低濃度不純物層１１を設けるものが提案
された。
ーン電極が配置されている通常のＭＯＳＦＥＴに比べ、
電流の取り出しが容易で、同一チップサイズにおいては
、有効なチャネル面積（幅）が大きくでき、大電流の素
子として適している。さらに、改良された構造の素子と
して、第２図に示すように、第１図に示した素子のチャ
ネル基板２とドレーン基板１との間に、ドレーン基板１
と同一導電型の低濃度不純物層１１を設けるものが提案
された。
これは、ドレーン領域３の深さが集積度などにより限定
された場合、ソース領域４とドレーン基板１とのパンチ
スルー耐圧を向上さるために有効である。− 一しかし
、上記のような構造のＭＯＳＦＥＴでは２、３および１
１の領域は、通常エピタキシャル気相成長により形成さ
れた層（Ｅｐ層）であり、とくに、２のＥｐ層とドレー
ン基板１または低不純物濃度層１１との境界にドレーン
電界が集中する構造であるため、ドレーン耐圧の歩留り
が低い欠点を有していた。
された場合、ソース領域４とドレーン基板１とのパンチ
スルー耐圧を向上さるために有効である。− 一しかし
、上記のような構造のＭＯＳＦＥＴでは２、３および１
１の領域は、通常エピタキシャル気相成長により形成さ
れた層（Ｅｐ層）であり、とくに、２のＥｐ層とドレー
ン基板１または低不純物濃度層１１との境界にドレーン
電界が集中する構造であるため、ドレーン耐圧の歩留り
が低い欠点を有していた。
この原因は、Ｅｐ層形成時、とくに、その形成初期に結
晶欠陥が発生しやすいためである。そのため、チップ面
積が大きくなるにつれ、また、二層Ｅｐのように、Ｅｐ
成長の回数が増えるにつれて、その歩留りは顕著に低下
する傾向にある。以上述べたように、第１図および第２
図に示したようなＭＯＳＦＥＴにおいては、耐圧歩留り
が低いという欠点を有していた。この発明の目的は、上
記のような欠点を除去することにあり、耐圧歩留りの良
好なＭＯＳＦＥＴの製造方法を提供することである。
晶欠陥が発生しやすいためである。そのため、チップ面
積が大きくなるにつれ、また、二層Ｅｐのように、Ｅｐ
成長の回数が増えるにつれて、その歩留りは顕著に低下
する傾向にある。以上述べたように、第１図および第２
図に示したようなＭＯＳＦＥＴにおいては、耐圧歩留り
が低いという欠点を有していた。この発明の目的は、上
記のような欠点を除去することにあり、耐圧歩留りの良
好なＭＯＳＦＥＴの製造方法を提供することである。
上記の目的を達成するために、チャネル領域がイオン打
込み、もしくは拡散によつてドレーン基板の表面近傍に
形成され、かつ該基板の一部がドレーン領域として該基
板表面まで延びて存在するＭＯＳＦＥＴの製造方法を提
案する。
込み、もしくは拡散によつてドレーン基板の表面近傍に
形成され、かつ該基板の一部がドレーン領域として該基
板表面まで延びて存在するＭＯＳＦＥＴの製造方法を提
案する。
以下、本発明を実施例を用いて詳細に説明する。
第３図に、本発明によつて得られるＭＯＳＦＥＴの一実
施例の断面図を示す。
施例の断面図を示す。
ドレーン基板１は、たとえば、Ｐ型で、アクセプタ不純
物濃度ＮＡがｌ×１０１５ｃｍ４であり、チャネル基板
２は、Ｎ型で、ドナー不純物濃度ＮＤが３刈０１５ｃｍ
−３、その厚さが１０μｍである。
物濃度ＮＡがｌ×１０１５ｃｍ４であり、チャネル基板
２は、Ｎ型で、ドナー不純物濃度ＮＤが３刈０１５ｃｍ
−３、その厚さが１０μｍである。
ドレーン領域３は、Ｐ型で、表面の不純物濃度ＮＡが１
０１′７ｃｍ−３、深さが１．５μｍであり、１のドレ
ーン基．板と基板表面て接続され、裏面電極８から取り
出されている。ソース領域４は、Ｐ型で不純物濃度ＮＡ
が１０１９ｃｍ−３以上で、表面ソース電極７から取り
出されている。５はゲート電極、６はゲート用絶縁膜、
９はゲート電極５の取り出し電極であ．る。
０１′７ｃｍ−３、深さが１．５μｍであり、１のドレ
ーン基．板と基板表面て接続され、裏面電極８から取り
出されている。ソース領域４は、Ｐ型で不純物濃度ＮＡ
が１０１９ｃｍ−３以上で、表面ソース電極７から取り
出されている。５はゲート電極、６はゲート用絶縁膜、
９はゲート電極５の取り出し電極であ．る。
以上の構造で、２のチャネル領域および３のドレーン領
域が、イオン打込み、拡散、もしくはこれらの組合わせ
によつて形成され、Ｅ，成長を用いていない点が重要で
ある。
域が、イオン打込み、拡散、もしくはこれらの組合わせ
によつて形成され、Ｅ，成長を用いていない点が重要で
ある。
その結果、チツプサ・イズ５？口で、耐圧１００■、電
流１０ＡのパワーＭＯＳＦＥＴが、５０％以上の歩留り
で製作できるようになつた。なお、従来のＥｐ成長を用
いてＭＯＦＥＴの耐圧歩留りは、１０％程度てあつた。
さらに、第３図の構造において、ドレーン領域３の表面
の不純物濃度ＮＡの値が１０１７Ｃ７７！−３以下であ
ることは、ＭＯＳＦＥＴの高耐圧化に役立つている。つ
ぎに、この発明による他の実施例によつて得られをＭＯ
ＳＥＦＴを第４図を用いて説明する。これは、第３図の
ドレーン基板１のかわりに、高濃度ドレーン基板１とそ
の上に形成した低不純物濃度層１１とを有する基板を用
い、低不純物濃度層１１中に、第３図の場合と同様な方
法でチヤｌネル基板２、ドレーン領域３およびソース領
域４を形成したものである。ここで、ドレーン基板１は
、たとえば、Ｐ型で、不純物濃度ＮＡが５×１０１８ｃ
ｊｎ−３、低不純物濃度層１１は、Ｐ型で、不純物濃度
ＮＡが１０１５ｃＴｔ−３である。この場合、低不純．
物濃度層１１はＥｐであつても、チャネル基板２と低不
純物濃度層１１との境界は、イオン打込み、拡散、もし
くはこれらの組合せによつて形成された接合であるため
、結晶欠陥が少なく、ドレーン耐圧の歩留りは、改善さ
れ、実験によると第２図に示した２層Ｅｐの構造に比べ
、第３図の場合と同様に格段に向上した。つぎに、この
発明の実施例によるＮチャネル型ＭＯＳＦＥＴの製造工
程を第５図Ａ−１を用いて説明する。
流１０ＡのパワーＭＯＳＦＥＴが、５０％以上の歩留り
で製作できるようになつた。なお、従来のＥｐ成長を用
いてＭＯＦＥＴの耐圧歩留りは、１０％程度てあつた。
さらに、第３図の構造において、ドレーン領域３の表面
の不純物濃度ＮＡの値が１０１７Ｃ７７！−３以下であ
ることは、ＭＯＳＦＥＴの高耐圧化に役立つている。つ
ぎに、この発明による他の実施例によつて得られをＭＯ
ＳＥＦＴを第４図を用いて説明する。これは、第３図の
ドレーン基板１のかわりに、高濃度ドレーン基板１とそ
の上に形成した低不純物濃度層１１とを有する基板を用
い、低不純物濃度層１１中に、第３図の場合と同様な方
法でチヤｌネル基板２、ドレーン領域３およびソース領
域４を形成したものである。ここで、ドレーン基板１は
、たとえば、Ｐ型で、不純物濃度ＮＡが５×１０１８ｃ
ｊｎ−３、低不純物濃度層１１は、Ｐ型で、不純物濃度
ＮＡが１０１５ｃＴｔ−３である。この場合、低不純．
物濃度層１１はＥｐであつても、チャネル基板２と低不
純物濃度層１１との境界は、イオン打込み、拡散、もし
くはこれらの組合せによつて形成された接合であるため
、結晶欠陥が少なく、ドレーン耐圧の歩留りは、改善さ
れ、実験によると第２図に示した２層Ｅｐの構造に比べ
、第３図の場合と同様に格段に向上した。つぎに、この
発明の実施例によるＮチャネル型ＭＯＳＦＥＴの製造工
程を第５図Ａ−１を用いて説明する。
アクセプタ不純物濃度ＮＡが１０１５ｃｍ−３のＰ型シ
リコン基板１の表面上に、熱酸化膜１７を約６０００Ａ
の厚さに形成し（図Ａ）、基板１のチャネル基板形成領
域上の熱酸化膜１７を選択的に除去した後、りんイオン
１２を試料に照射する。
リコン基板１の表面上に、熱酸化膜１７を約６０００Ａ
の厚さに形成し（図Ａ）、基板１のチャネル基板形成領
域上の熱酸化膜１７を選択的に除去した後、りんイオン
１２を試料に照射する。
このイオンの打込みエネルギＥは５０ｋｅ■、打込み量
ＮＤＴは５×１０１３ｃｍ−３であつた。イオン打込み
後、加湿酸素中、１２００′Ｃ、３時間熱処理した。そ
の結果、チャネル基板２となるＮ型ドープ層が８μｍの
深さで形成された。このとき、チャネル基板２上に再び
薄い熱酸化膜１７″が形成される（図Ｂ）。つぎに、熱
酸化膜１７″の所定部分を選択的に除去し、この窓を通
して、１０５０′Ｃで、ＰＯＣｌ３による高濃度のリン
拡散を行ない、基板コンタクト用の高不純物濃度領域１
３を形成した。このときも窓部には薄い酸化膜が形成さ
れる（図Ｃ）。ついで、表面の酸化膜を所定の部分を残
して選択に除去した後、熱酸化して厚さ約１０００Ａの
ゲート絶縁用酸化膜６を形成する。このとき、酸化膜の
残存していた部分１９は厚くなる。その上に多結晶シリ
コン膜５″を約５０００Ａの厚さに形成し（図Ｄ）、こ
のときシリコン膜５″を選択的に除去してゲート電極５
を形成した後、ほう素イオン１４を試料に照射する。こ
のイオンのエネルギＥはＫｅｖｌ打込み量ＮＤＴは４×
１０１２ｃ１ｎ−３とした。この結果、ＭＯＳＦＥＴの
高耐圧化に役立つ低不純物濃度のドレーン領域３がゲー
ト電極５の間に、また、同様濃度の領域４″が高不純物
濃度領域１３の周囲に形成される（図Ｅ）。引き続き、
その上にＣＶＤ（化学蒸着）法により、約４０００Ａの
厚さのシリコン酸化膜１６を形成し、領域４″上の酸化
膜１６を選択的に除去し、これを窓としてほう素拡散を
行ない、ソース領域４を、表面の不純物濃度ＮＡが１０
１９ｃｒｆｔ−３以上、深さが１．５μｍに形成した（
図Ｆ）。つぎに、ＣＶＤ法により、リンのモル濃度比が
４モル％のリンガラス膜１０を約９０００人の厚さに全
面上に形成し、１０５０゜Ｃの窒素中で、５時間熱処理
し後、電極コンタクト用穴をエッチングであけた（図Ｇ
）。しかる後、全面にアルミニウムを真空蒸着により、
約１．５μｍの厚さに被着後、エッチングにより、ソー
ス電極７およびゲート取り出し電極（図示せす）を形成
した（図Ｈ）。以上の工程を終つた基板１の裏面を厚さ
１００ＰＴＬエッチングで除去した後、金を真空蒸着に
より２０００Ａの厚さに形成し、４００℃でアロイして
、ドレーン５電極８を形成した（図１）。本工程中、（
図Ｃ）で示したＮ型の高不純物濃度領域１３は必ずしも
必要ではないが、この領域の設置は、ソース領域４と、
基板１とのオーミック接続をはかるために有効であり、
その結果、基板１とソース領域とが電Ｊ気的に完全に接
続されるため、ＭＯＳＦＥＴの特性の安定性が非常に向
上した。さらに、本発明によるＰチャンネル型 ＭＯＳＦＥＴの他の製造工程を第６図Ａ−Ｄに示す。
ＮＤＴは５×１０１３ｃｍ−３であつた。イオン打込み
後、加湿酸素中、１２００′Ｃ、３時間熱処理した。そ
の結果、チャネル基板２となるＮ型ドープ層が８μｍの
深さで形成された。このとき、チャネル基板２上に再び
薄い熱酸化膜１７″が形成される（図Ｂ）。つぎに、熱
酸化膜１７″の所定部分を選択的に除去し、この窓を通
して、１０５０′Ｃで、ＰＯＣｌ３による高濃度のリン
拡散を行ない、基板コンタクト用の高不純物濃度領域１
３を形成した。このときも窓部には薄い酸化膜が形成さ
れる（図Ｃ）。ついで、表面の酸化膜を所定の部分を残
して選択に除去した後、熱酸化して厚さ約１０００Ａの
ゲート絶縁用酸化膜６を形成する。このとき、酸化膜の
残存していた部分１９は厚くなる。その上に多結晶シリ
コン膜５″を約５０００Ａの厚さに形成し（図Ｄ）、こ
のときシリコン膜５″を選択的に除去してゲート電極５
を形成した後、ほう素イオン１４を試料に照射する。こ
のイオンのエネルギＥはＫｅｖｌ打込み量ＮＤＴは４×
１０１２ｃ１ｎ−３とした。この結果、ＭＯＳＦＥＴの
高耐圧化に役立つ低不純物濃度のドレーン領域３がゲー
ト電極５の間に、また、同様濃度の領域４″が高不純物
濃度領域１３の周囲に形成される（図Ｅ）。引き続き、
その上にＣＶＤ（化学蒸着）法により、約４０００Ａの
厚さのシリコン酸化膜１６を形成し、領域４″上の酸化
膜１６を選択的に除去し、これを窓としてほう素拡散を
行ない、ソース領域４を、表面の不純物濃度ＮＡが１０
１９ｃｒｆｔ−３以上、深さが１．５μｍに形成した（
図Ｆ）。つぎに、ＣＶＤ法により、リンのモル濃度比が
４モル％のリンガラス膜１０を約９０００人の厚さに全
面上に形成し、１０５０゜Ｃの窒素中で、５時間熱処理
し後、電極コンタクト用穴をエッチングであけた（図Ｇ
）。しかる後、全面にアルミニウムを真空蒸着により、
約１．５μｍの厚さに被着後、エッチングにより、ソー
ス電極７およびゲート取り出し電極（図示せす）を形成
した（図Ｈ）。以上の工程を終つた基板１の裏面を厚さ
１００ＰＴＬエッチングで除去した後、金を真空蒸着に
より２０００Ａの厚さに形成し、４００℃でアロイして
、ドレーン５電極８を形成した（図１）。本工程中、（
図Ｃ）で示したＮ型の高不純物濃度領域１３は必ずしも
必要ではないが、この領域の設置は、ソース領域４と、
基板１とのオーミック接続をはかるために有効であり、
その結果、基板１とソース領域とが電Ｊ気的に完全に接
続されるため、ＭＯＳＦＥＴの特性の安定性が非常に向
上した。さらに、本発明によるＰチャンネル型 ＭＯＳＦＥＴの他の製造工程を第６図Ａ−Ｄに示す。
ドナー不純物濃度ＮＤが２×１０１５ｃｍ−３のＮ型シ
リコン基板１の一表面上に熱酸化膜１７を約６０００Ａ
の厚さに形成し、所定部分を残して選択的に除去した後
、ほう素イオン１２を試料に照射する。
リコン基板１の一表面上に熱酸化膜１７を約６０００Ａ
の厚さに形成し、所定部分を残して選択的に除去した後
、ほう素イオン１２を試料に照射する。
このイオンの打込みエネルギＥは１００ｋｅＶ１打込４
み量ＮＤＴは約１０１３ｃｍ−３であつた。イオン打込
み後、乾燥酸素中で１２００℃、１６時間の熱処理をし
た。その砥果、チャンネル基板２となるＰ型ドープ層が
６μｍの深さに形成された（図Ａ）。つぎに、酸化膜を
選択的に除去して熱酸化し、厚さ約１３００Ａのゲート
絶縁用酸化膜１８を形成する。酸化膜の残存していた部
分１９はそれたけ厚くなる。さらに、酸化膜の上に多結
晶シリコン膜５″を約５０００Ａの厚さに形成し（図Ｂ
）、このシリコン膜５″を選択的に除去してゲート電極
５を形成した後、りんイオン１４を試料に照射する。こ
のイオンの打込みエネルギＥは５０ｋｅＶ１打込み量Ｎ
。Ｔ２×１０１４ｃｒｆ１−３とした。その結果、低不
純物濃度ｌのドレーン領域３と領域４″とが形成される
（図Ｃ）。つぎに、試料全面上にＣＶＤ法により約４０
００Ａの厚さにシリコン酸化膜１６を形成し、シリコン
酸化膜１６および１８に領域４″の中央部表面に達する
窓をあけ、ほう素拡散より、チャネル基板２に達するＮ
型の高不純物濃度領域１３が形成する。このとき、領域
１３上に薄い酸化膜が形成される（図Ｄ）。ついで、酸
化膜１８をエッチングにより除去して、試料全面上にＣ
ＶＤ法によりシリコン酸化膜１６を被覆した後、酸化膜
１６に領域４″に通する窓を開け、この窓を通してりん
を拡散してソース領域４を形成する（図Ｅ）。ついで、
試料表面の酸化膜をエッチングで除去した後、試料表面
を軽く酸化し、全面にりんガラス膜１０を被着し、りん
ガラス膜１０およびその下の酸化膜に高不純物領域１３
およびソース領域４およびゲート電極に達する窓を開け
（図Ｆ）、試料全面にアルミニウムを真空蒸着した後、
エッチングによリソース電極７およびゲート取出し電極
（図示せず）を形成し、ついで、基板１の表面をエッチ
ングした後、真空蒸着によりドレーン取出し電極８を形
成した（図Ｇ）。このようにして、第５図１と同様な構
造のＭＯＳＦＥＴが得られる。さらに、この発明は、前
述の実施例のしに限定されず、本発明の技術的思想から
逸脱しない範囲において、種々変更可能であることは勿
論である。以上説明したところから明らかなように、こ
の発明によれば、特性の良好なＭＯＳＦＥＴが高歩留り
で製作できる。
み量ＮＤＴは約１０１３ｃｍ−３であつた。イオン打込
み後、乾燥酸素中で１２００℃、１６時間の熱処理をし
た。その砥果、チャンネル基板２となるＰ型ドープ層が
６μｍの深さに形成された（図Ａ）。つぎに、酸化膜を
選択的に除去して熱酸化し、厚さ約１３００Ａのゲート
絶縁用酸化膜１８を形成する。酸化膜の残存していた部
分１９はそれたけ厚くなる。さらに、酸化膜の上に多結
晶シリコン膜５″を約５０００Ａの厚さに形成し（図Ｂ
）、このシリコン膜５″を選択的に除去してゲート電極
５を形成した後、りんイオン１４を試料に照射する。こ
のイオンの打込みエネルギＥは５０ｋｅＶ１打込み量Ｎ
。Ｔ２×１０１４ｃｒｆ１−３とした。その結果、低不
純物濃度ｌのドレーン領域３と領域４″とが形成される
（図Ｃ）。つぎに、試料全面上にＣＶＤ法により約４０
００Ａの厚さにシリコン酸化膜１６を形成し、シリコン
酸化膜１６および１８に領域４″の中央部表面に達する
窓をあけ、ほう素拡散より、チャネル基板２に達するＮ
型の高不純物濃度領域１３が形成する。このとき、領域
１３上に薄い酸化膜が形成される（図Ｄ）。ついで、酸
化膜１８をエッチングにより除去して、試料全面上にＣ
ＶＤ法によりシリコン酸化膜１６を被覆した後、酸化膜
１６に領域４″に通する窓を開け、この窓を通してりん
を拡散してソース領域４を形成する（図Ｅ）。ついで、
試料表面の酸化膜をエッチングで除去した後、試料表面
を軽く酸化し、全面にりんガラス膜１０を被着し、りん
ガラス膜１０およびその下の酸化膜に高不純物領域１３
およびソース領域４およびゲート電極に達する窓を開け
（図Ｆ）、試料全面にアルミニウムを真空蒸着した後、
エッチングによリソース電極７およびゲート取出し電極
（図示せず）を形成し、ついで、基板１の表面をエッチ
ングした後、真空蒸着によりドレーン取出し電極８を形
成した（図Ｇ）。このようにして、第５図１と同様な構
造のＭＯＳＦＥＴが得られる。さらに、この発明は、前
述の実施例のしに限定されず、本発明の技術的思想から
逸脱しない範囲において、種々変更可能であることは勿
論である。以上説明したところから明らかなように、こ
の発明によれば、特性の良好なＭＯＳＦＥＴが高歩留り
で製作できる。
第１図および第２図は、従来のＭＯＳＦＥＴの断面図、
第３図および第４図は、この発明によるＭＯＳＦＥＴの
断面図、第５図および第６図は、この発明によるＭＯＳ
ＦＥＴの製造工程を示す断面図である。 図において、１・・・・・・ドレーン基板、２・・・・
・・チャネル基板、３・・・・・・ドレーン領域、４・
・・・・・ソース領域、５・・・・・・ゲート電極、６
・・・・・・ゲート用シリコン酸化膜、７，８，９・・
・・・・取出し電極、１０・・・・・・保護絶縁膜、１
１・・・・・・低不純物濃度層、１２，１４・・・・イ
オンビーム、１３・・・・・・高不純物濃度領域、１６
，１７，１８・・・・・シリコン酸化膜。
第３図および第４図は、この発明によるＭＯＳＦＥＴの
断面図、第５図および第６図は、この発明によるＭＯＳ
ＦＥＴの製造工程を示す断面図である。 図において、１・・・・・・ドレーン基板、２・・・・
・・チャネル基板、３・・・・・・ドレーン領域、４・
・・・・・ソース領域、５・・・・・・ゲート電極、６
・・・・・・ゲート用シリコン酸化膜、７，８，９・・
・・・・取出し電極、１０・・・・・・保護絶縁膜、１
１・・・・・・低不純物濃度層、１２，１４・・・・イ
オンビーム、１３・・・・・・高不純物濃度領域、１６
，１７，１８・・・・・シリコン酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 次の各工程を有することを特徴とする絶縁ゲート型
電界効果トランジスタの製造方法。 （ｉ）第１導電型の半導体基体の所定の表面領域に第２
導電型の半導体領域を形成する工程、（ｉｉ）前記第２
導電型の半導体領域の表面の所定位置に絶縁膜を介して
ゲート電極を形成する工程、（ｉｉｉ）前記ゲート電極
をマスクとして、前記第１導電型の半導体基体の表面領
域と前記第２導電型の半導体領域の表面領域にまたがつ
て、イオン打込み法により、第１導電型の第１の不純物
領域を形成する工程、（ｉｖ）前記第２導電型の半導体
領域内に第１導電型の第２の不純物領域を形成する工程
、（ｖ）前記第２の不純物領域上にソース電極（または
ドレーン電極）を形成す工程、（ｖｉ）前記半導体基体
の裏面にドレーン電極（またはソース電極）を形成する
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54162677A JPS6041876B2 (ja) | 1979-12-17 | 1979-12-17 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54162677A JPS6041876B2 (ja) | 1979-12-17 | 1979-12-17 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50009713A Division JPS5185381A (ja) | 1975-01-24 | 1975-01-24 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167924A Division JPS6211275A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
| JP61167925A Division JPS6211276A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5585073A JPS5585073A (en) | 1980-06-26 |
| JPS6041876B2 true JPS6041876B2 (ja) | 1985-09-19 |
Family
ID=15759185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54162677A Expired JPS6041876B2 (ja) | 1979-12-17 | 1979-12-17 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041876B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| EP0077337A1 (en) * | 1981-02-23 | 1983-04-27 | Motorola, Inc. | Mos power transistor |
| US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
| JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840814A (ja) * | 1971-09-25 | 1973-06-15 |
-
1979
- 1979-12-17 JP JP54162677A patent/JPS6041876B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5585073A (en) | 1980-06-26 |
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