JPS604230A - 半導体チツプのボンデイング方法 - Google Patents
半導体チツプのボンデイング方法Info
- Publication number
- JPS604230A JPS604230A JP58113177A JP11317783A JPS604230A JP S604230 A JPS604230 A JP S604230A JP 58113177 A JP58113177 A JP 58113177A JP 11317783 A JP11317783 A JP 11317783A JP S604230 A JPS604230 A JP S604230A
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- JP
- Japan
- Prior art keywords
- bonding method
- semiconductor chip
- bonding
- chip
- conductive base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技付・１分野〉
本発明（は、１’−導体チップ′のボンデインク方法に
関するものである。
関するものである。
〈従来技術〉
従来、フリップチップ ボンティングの際、ＬＳｉチッ
プと〕、（板とのボンデインク接続は、ｐｂ／Ｓｎニよ
る十ＦＩ’＋ ０１、Ａｕ−３ｎによる共晶半田付を１
１っている。この場合、基板上の導体パターンの配線Ｈ
才」は各々半［■１付可能な金属に限定される為、半［
１１伺可ｆ１ヒな配線Ａ」判を選ぶ必要が生じる。まだ
半田付の作業ｍｔ度（２５０℃）、共品崖１１１イ、１
の作業温度（４５０℃）は高く、これがチップやＪｌ（
仮ＶＣ対する熱衝撃を与えるという問題があ−っだ。
プと〕、（板とのボンデインク接続は、ｐｂ／Ｓｎニよ
る十ＦＩ’＋ ０１、Ａｕ−３ｎによる共晶半田付を１
１っている。この場合、基板上の導体パターンの配線Ｈ
才」は各々半［■１付可能な金属に限定される為、半［
１１伺可ｆ１ヒな配線Ａ」判を選ぶ必要が生じる。まだ
半田付の作業ｍｔ度（２５０℃）、共品崖１１１イ、１
の作業温度（４５０℃）は高く、これがチップやＪｌ（
仮ＶＣ対する熱衝撃を与えるという問題があ−っだ。
例えば、従来のボンデインク方法は、第１図（ａ）。
（ｂ）に示す如く、ＬＳｉチップ１のパッド２（例えば
Ａβ）にバリアー（障壁）メタル３を形成し、バンプト
シてＡｕハンプ４やヌタン１−′・オフ５を介してハン
ダバンプ６により基板８上の導体パターン７に、特に（
ａ）の場合はＡｕ−５ｎの共晶により、（＋））の場合
は半ＩＪＩ （＝Ｉけによりボンティングしている。こ
の場合Ａｕ−５ｎ や−゛１月１１伺け１１能な配線の
利料（例えばＳｎ＋Ｃｕ）゛が制限され、＋１制の選択
範囲が著しく制限されるという問題を有していた。
Ａβ）にバリアー（障壁）メタル３を形成し、バンプト
シてＡｕハンプ４やヌタン１−′・オフ５を介してハン
ダバンプ６により基板８上の導体パターン７に、特に（
ａ）の場合はＡｕ−５ｎの共晶により、（＋））の場合
は半ＩＪＩ （＝Ｉけによりボンティングしている。こ
の場合Ａｕ−５ｎ や−゛１月１１伺け１１能な配線の
利料（例えばＳｎ＋Ｃｕ）゛が制限され、＋１制の選択
範囲が著しく制限されるという問題を有していた。
〈目 的〉
本発明は」１記従来の問題点を解消するだめになされた
もので、基板」−の導体パターンの配線４Ａ才Ｉに制約
されず、ＬＳｉ チップや基板に列する熱住ｆ撃の少な
い半導体チップのボンデインク方法ヲ提供アすることを
目的とする。
もので、基板」−の導体パターンの配線４Ａ才Ｉに制約
されず、ＬＳｉ チップや基板に列する熱住ｆ撃の少な
い半導体チップのボンデインク方法ヲ提供アすることを
目的とする。
〈イｆ＋’ｉ成及び効果〉
丁スυ陣チンブに形成されるハンプの先端部に導電性ベ
ースト（接着剤）を被覆し、この導電性ベーストによっ
て半導体チップと基板との１１気的接続を行う（１ｊ）
成とすることによって、基板上の導体パターンの配線月
相に制限がｌ１ｄ（めて少なく、ＬＳｉチノチッや基板
にりｊする熱ｒＩｉｉｉ撃が少なく（例えば１００〜２
００’Ｃ）て済む。特に、導電性ベーストを使用するこ
とにより、Ｌ ＣＩ）セルのガラス基板上の、ｉ刃明′
市１ｉｌｙ Ｋ Ｌ Ｓ ｉチップを搭載できる。まだ
、フィルｌ−姑板屯（１υ！ｉＣも取イス１けできる。
ースト（接着剤）を被覆し、この導電性ベーストによっ
て半導体チップと基板との１１気的接続を行う（１ｊ）
成とすることによって、基板上の導体パターンの配線月
相に制限がｌ１ｄ（めて少なく、ＬＳｉチノチッや基板
にりｊする熱ｒＩｉｉｉ撃が少なく（例えば１００〜２
００’Ｃ）て済む。特に、導電性ベーストを使用するこ
とにより、Ｌ ＣＩ）セルのガラス基板上の、ｉ刃明′
市１ｉｌｙ Ｋ Ｌ Ｓ ｉチップを搭載できる。まだ
、フィルｌ−姑板屯（１υ！ｉＣも取イス１けできる。
基板の配線利オ；１として、半１１１イ、１用のＣｕ、
Ａｕ、Ｓｎ。
Ａｕ、Ｓｎ。
１）ｌ）７ｎのみでなく、ＡｌやＭＯ（モリブデン）、
Ｔａ（タングステン）等の月利も使用でき、使用範囲が
拡大されるという効果を奏する。
Ｔａ（タングステン）等の月利も使用でき、使用範囲が
拡大されるという効果を奏する。
〈実施例〉
第２図は本発明によるｌ’、： ｊＨ−％体チップのボ
ンティング方法を説明するだめの工程図を示す。（イ）
ＬＳｉチップ１のパッド２（例えばＡｌ ）に１＜’）
アー（障壁）メタル３を形成し、さらにバンプ４が形成
される。バンプとしては、Ａｕ、バッタ、その他の材料
を用いることができる。次に、ハンプ４の先端部に導電
性ベースト（接着剤）をｒ；（１抑する）ｊ法として工
程（ロ）の如き方法が採られる。（ロ）９は例工ｉ、−
ｆ 絶、ｔ 性フィルム（フレキシブルフィルム）であ
り、このフィルム上に棉′１１Ｉ性樹脂１０を１０〜２
０μ岸にて印刷する。（）つ１Ｊ）゛重性樹脂１０を印
刷したフィルム９斗−に（イ）に月てしたバンプブ４を
有するＬＳｉチップ１を接触させると、フィルト９上の
導電性樹脂１０がバンプ４上へ転移（１０′で示す）す
る。転移させた後、フィルムを取除くっ（ニ）導電性樹
脂１０によって被覆されだハンプ４を有するＬＳｉチッ
プ１を別に用λｌＸシたノ、（、板８の導体パターン７
に接着させて約１５０℃の加熱温度で約１時間で硬化さ
せる。しかる後、エポキシ樹脂などにてモールドする。
ンティング方法を説明するだめの工程図を示す。（イ）
ＬＳｉチップ１のパッド２（例えばＡｌ ）に１＜’）
アー（障壁）メタル３を形成し、さらにバンプ４が形成
される。バンプとしては、Ａｕ、バッタ、その他の材料
を用いることができる。次に、ハンプ４の先端部に導電
性ベースト（接着剤）をｒ；（１抑する）ｊ法として工
程（ロ）の如き方法が採られる。（ロ）９は例工ｉ、−
ｆ 絶、ｔ 性フィルム（フレキシブルフィルム）であ
り、このフィルム上に棉′１１Ｉ性樹脂１０を１０〜２
０μ岸にて印刷する。（）つ１Ｊ）゛重性樹脂１０を印
刷したフィルム９斗−に（イ）に月てしたバンプブ４を
有するＬＳｉチップ１を接触させると、フィルト９上の
導電性樹脂１０がバンプ４上へ転移（１０′で示す）す
る。転移させた後、フィルムを取除くっ（ニ）導電性樹
脂１０によって被覆されだハンプ４を有するＬＳｉチッ
プ１を別に用λｌＸシたノ、（、板８の導体パターン７
に接着させて約１５０℃の加熱温度で約１時間で硬化さ
せる。しかる後、エポキシ樹脂などにてモールドする。
木刀式は、バンプ４、基板８、導体パターン７のイ：Ａ
貿’ ｆ 選ぶ心安がない為、用途が広く、又ン晶度も
他の合金化方法（ｐｌ）／Ｓ Ｉ、。
貿’ ｆ 選ぶ心安がない為、用途が広く、又ン晶度も
他の合金化方法（ｐｌ）／Ｓ Ｉ、。
Ａｕ＝Ｓｎ）に比して低く、ＬＳｉチンブや基板などの
素子に与える影響も少なくて済む。−１−記ＬＳｉグー
ノフ゛のハンプ′に力１するコ自′山、１牛ベーストの
コーチインク方法としてフンギシゾルソイルムヲ用いた
場合について置ｉ明し７たか、他の方法を採ることがで
きることはもちろんである。
素子に与える影響も少なくて済む。−１−記ＬＳｉグー
ノフ゛のハンプ′に力１するコ自′山、１牛ベーストの
コーチインク方法としてフンギシゾルソイルムヲ用いた
場合について置ｉ明し７たか、他の方法を採ることがで
きることはもちろんである。
第１図は従来のＩＩ’： ｉｊ、”、’［１＊チノゾの
ボンティング方法を説明するだめのｌＩ′、Ｊ１而面、
第２図は本発明による半導体チップのボンティング方法
の工程の一例を示す断面１ン１である１、 １：ＬＳｉチンチップ４，６：ハンプ ８：基板 ９：
絶縁１イＩ）、１ ／Ｉ／ｚ、 ］ Ｏ： ４７−ｊ：
ｌイ１、ベースト
ボンティング方法を説明するだめのｌＩ′、Ｊ１而面、
第２図は本発明による半導体チップのボンティング方法
の工程の一例を示す断面１ン１である１、 １：ＬＳｉチンチップ４，６：ハンプ ８：基板 ９：
絶縁１イＩ）、１ ／Ｉ／ｚ、 ］ Ｏ： ４７−ｊ：
ｌイ１、ベースト
Claims (1)
- １、Ｅｌ’：４体チップにバンプを形成し、該ハンプの
先端部に導電性ベーストを波位し、該導電性ベーストに
よ−、て前記２１′心体チップと基板との電気的接続を
イｊつように（Ｉ１１成したことを特徴とする丁２Ｄ体
チンプのボンデインク方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113177A JPS604230A (ja) | 1983-06-21 | 1983-06-21 | 半導体チツプのボンデイング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113177A JPS604230A (ja) | 1983-06-21 | 1983-06-21 | 半導体チツプのボンデイング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604230A true JPS604230A (ja) | 1985-01-10 |
Family
ID=14605501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113177A Pending JPS604230A (ja) | 1983-06-21 | 1983-06-21 | 半導体チツプのボンデイング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604230A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275127A (ja) * | 1987-05-07 | 1988-11-11 | Matsushita Electric Ind Co Ltd | 半導体チップの実装体 |
| JPH01232735A (ja) * | 1988-03-11 | 1989-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置の実装体 |
| JPH02163950A (ja) * | 1988-12-16 | 1990-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置の実装体およびその実装方法 |
| JPH02199847A (ja) * | 1989-01-27 | 1990-08-08 | Shin Etsu Polymer Co Ltd | Ｉｃチップの実装方法 |
-
1983
- 1983-06-21 JP JP58113177A patent/JPS604230A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275127A (ja) * | 1987-05-07 | 1988-11-11 | Matsushita Electric Ind Co Ltd | 半導体チップの実装体 |
| JPH01232735A (ja) * | 1988-03-11 | 1989-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置の実装体 |
| JPH02163950A (ja) * | 1988-12-16 | 1990-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置の実装体およびその実装方法 |
| JPH02199847A (ja) * | 1989-01-27 | 1990-08-08 | Shin Etsu Polymer Co Ltd | Ｉｃチップの実装方法 |
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