JPS6042620B2 - 半導体装置の封止体 - Google Patents

半導体装置の封止体

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JPS6042620B2
JPS6042620B2 JP55146137A JP14613780A JPS6042620B2 JP S6042620 B2 JPS6042620 B2 JP S6042620B2 JP 55146137 A JP55146137 A JP 55146137A JP 14613780 A JP14613780 A JP 14613780A JP S6042620 B2 JPS6042620 B2 JP S6042620B2
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Description

【発明の詳細な説明】 本発明は半導体装置より発生する熱を外部に放熱する
構造を有し、小型、薄型に形成できる封止体に関するも
のである。
半導体装置の封止体としては、通常よく知られている
様に、樹脂モールド型D比型パッケージ、樹脂モールド
型D比型フラットパッケージが、一般的である。
しかし、これらの型の封止構造は、樹脂の熱伝導率が悪
く、熱の放散の大部分はりードフレームより行なわれて
いるため、消費電力の小さい、言い換えれば、発熱量の
小さい半導体装置についてのみ適用されている。消費電
力の大きい半導体装置に適用した場合は、その構造、材
質のため、熱の放散が悪く、誤動作したり、信頼性に問
題が発生していた。これらの問題点を改良するために、
セラミックスをベースとした、サーデイツプ壓PL型パ
ッケージや、チップキャリア型パッケージが開発され、
使用されている。
しかし、前者あるいは、前述の樹脂モールドDL型パッ
ケージについては、昨今の如く半導体装置の集積度が飛
躍的に向上し、40PiNを越える半導体装置が一般的
になつた今日、その半導体装置の大きさに対しパッケー
ジ全体の大きさが非常に大きくなり、小型、薄型実装の
回路構成を必要とする分野ては、そのパッケージのしめ
る面積が重大な問題となつてきている。また、後者につ
いては、小型、薄型という要求は、一応満足しているが
セラミック自体の熱伝導率が悪く、かつセラミックの封
止体自体の大きさが小さいため熱放散性に問題が生じて
いる。またセラミックスのため、連続した構造体として
製造することが困難で、パッケージング工程では、各々
の個所として取り扱う必要があり、パッケージング工程
の生産性に問題があつた。さらに、これらのタイプは、
その封止体構造が複雑であるため、コストUpになると
いう欠点を有していた。本発明は、前述の問題点を全て
解決したものであり、熱の放散性、小型化、薄型化、連
続性産性すべてにおいて満足できるものである。その内
容をさらに詳細に述べると、第1に、本発明の封止体は
、熱伝導率の大きい金属性基板上に、直接半導体装置を
接合するため発生した熱の大部分は金属基板に伝導し放
散するため、消費電力の大きい半導体装置についても小
型のパッケージができる。第2に、0uterb0nd
のリードが封止体の全9周より取り出し、その構造もフ
ラットパッケージや、チップキャリア型と同じであるた
め、ピン数の多い半導体装置に対しても小型て薄型の封
止体構造とすることがてきる。第3に、本発明はフレキ
シブル●フィルム上に配線パターンを連続して,形成し
、それを金属基板に接合して半導体装置を封止する構造
のため、連続生産ができる。第4に、フレキシブル●フ
ィルム上に配線パターンを通常の方式で形成するため、
大量生産がてき、かつ、複数の半導体装置を一枚の金属
基板上に封止する構造をも取れ、復数個の半導体装置を
、より高密度に封止することができる。以下本発明の詳
細な説明て実施例に従つて説明する。
実施例1 本発明の基本的封止体構造の平面図を第1図にそのA−
B断面図を第2図に示す。
第1図において半導体装置1を、熱の放散用あるいは、
半導体ノ装置の保護、回路全体の固定用のための銅板(
半導体装置を接合する部分には1〜2μ厚さの金メッキ
を施こす)2にAu−Si共晶法で接合する。ポリイミ
ドフィルム3の片面に封止する半導体装置のピン数、ピ
ン配置に従つた導体パターン4を・形成し、その中心部
に半導体装置が入る部分5をくりぬき、それを半導体装
置が中心に位置する様に置き、フィルムの他面を基板2
にエポキシ樹脂(接着性のある熱硬化性、熱可塑性樹脂
であればいかなるものでも良い)て接着する。半導体装
置・表面のボンデング●バッド6とフィルム上の導体部
とを、金線でワイヤーボンドする。これらの半導体装置
、金ワイヤー部を外部環境より保護するためエポキシ樹
脂7て封止被覆する。第2図において8は第1図、2と
同じ銅板であり、この上に半導体装置9をAu−Si共
晶10で接合する。
ポリイミド・フィルム11の表面上に配線導体12を形
成し、このフィルムに半導体装置9の入る部分13をう
がち、その部分の中心に半導体装置がくる様にフィルム
の他面を基板8の表面に接着剤14て接着する。半導体
装置上のボンデング・バッドと配線導体12間を金線1
5でワイヤー・ボンドする。半導体装置9、金線15を
つつむ様にエポキシ樹脂16て被覆する。導体配線を形
成したポリイミドフィルムの外周部は、基板8よりはみ
だした構造を有しており、この部分は、後、他の回路基
板に本発明の封止体を線続するための端子となる。本発
明の封止体構造は、半導体装置より発した熱はAu−S
i共晶部より銅板に伝導し非常に優れた放熱効果を示し
た。
またポリイミドフィルム上の導体配線は、線間巾を40
rT1i1ピッチて実施したが、非常に小型化された封
止体となつた。この巾については、さらに小さくするこ
とが可能であることもわかつた。実施例2 上述した実施例1において金属基板は平面のものであつ
たが、薄型実装の要求の強い今日、できるだけ薄い封止
体構造とする必要がある。
第3図にその一例を示した。すなわち、金属基板50の
半導体装置が接合される部分を基板厚みの一部を残しく
りぬき17そこに半導体装置を接合する。あとは実施例
1と同様な構造である。このような構造を用いると、く
りぬいた部分の深さだけ封止体の厚みか薄くてきるため
、より薄型の封止体を提供することができる。実施例3 実施例1,2で示した封止体に加えて別な特徴を付加し
た新しい封止体について記述する。
実施例1,2に示した封止体は、0uter1eadが
金属基板の外周より外側に、はみだした構造、すなわち
、一般的であるリード付フラットパッケージ構造と類似
したものであつた。ここで述べる実施例3では、リード
レスなパッケージに供するための封止体を提供する。第
4図にその断面を示した。その平面図の大部分は、第1
図と同じなので省略する。第4図において、放熱用銅板
18の一方の表面に半導体装置19をAU−S1共晶2
0て接合する。ポリイミドのフレキシブルフィルム21
の一方の表面に配線用導体22を形成し、そのフィルム
21に半導体装置19の入る部分をくりぬく。そしてフ
ィルム21の他面をくりぬいた部分に半導体装置が入る
様な位置で、基板18に接着剤23で接着する。半導体
装置上のボンデング・バッドと配線導体22をAu線2
4を用いてワイヤー・ボンドし、電気的に接続する。フ
レキシブルなフィルムの他端は、基板18より大きめに
切断し、基板の裏面の一部まてまわり込み、基板を包む
形に接着する。半導体装置19、ボンデングワイヤーを
保護し外部環境より守るためエポキシ樹脂25て被覆す
る。基板の裏面にまわり込んで接着されたフィルム上の
配線導体および基板側面の導体は、別の回路基板と電気
的に接続する時の端子となる。基板18の裏面のフレキ
シブルフィルム21の接着されなかつた部分は、この封
止体を別な回路に実装するときその部分を絶縁するため
、絶縁性物質26(例えば、エポキシ樹脂など)を塗布
・接合する。しかし、その必要のないときは、この処置
は不必要である。またこの封止体構造は、リードレス型
の構造であるため、より高密度な回路に半導体装置の封
止体を実装する場合、実施例1,2の特徴を保持したま
まで、コンパクトに半導体装置の封止体を実装できる。
なお第5図に示したように各実施例による封止体に共通
して使用されている銅基板27の周辺部28はわずかな
丸味をおびた構造を有しており、フレキシブルなフィル
ムを接着した場合基板の端でフィルムが損傷しない構造
となつている。
実施例4これまでの実施例は1枚に基板上に1個の半導
体装置を封止する構造を記述したが、本発明の別な特徴
として1枚の基板上に複数個の半導体装置を装着、封止
することができる特徴をも有している。
第6図はその具体的一例を示すものである。銅板29の
一方の面に半導体装置30,31,32等を接合する。
あらかじめポリイミドフィルム33の一方の表面に導体
パターン34を形成しておき半導体装置の入る部分をく
りぬいたフィルムを基板29の半導体装置の接合した方
の面に接着剤て接着固定する。フィルムの基板よりはみ
だした部分35は第6図の如く、基板の裏面にまわし込
んて接着してもよいし、また実施例1に示した如くリー
ドとして基板より、はみ出したままの状態でも良い。半
導体装置上のボンデング・バッドとフィルム上の導体間
をAu線36で接続し、半導体装置Au線をエポキシ樹
脂37て封止する。このような封止体構造を用いれば、
一枚の基板上に複数ケの半導体装置を封止した実装密度
の高い構造体が形成でき、金属基板の熱伝導率が良いた
め消費電力の大きい半導体装置を複数個、高密度に封止
することができる。なお上記実施例における基板は、銅
板以外に、アルミニウム板、鉄板や、ホーロ引き金属板
など、あるいはベリリアの如く熱伝導率の良いセラミッ
ク板などが、使用できる。
またフレキシブルなフィルムについても、絶縁性を有し
表面に導体層を形成できるものであれば、いかなるフィ
ルムlても問題ない。また、半導体装置と配線用導体間
の接続について金線のワイヤーボンド方式について例解
したが、それ以外の種々のボンデング方式が適用できる
。さらに、半導体装置などの保護のためエポキシ樹脂の
封止方式について記述したが、キャップなどによる封止
体も適用できる。以上本発明の各種の実施例から明らか
なように本発明によれば小型で、薄型の封止体を提供で
き、消費電力の大きい半導体装置でも、基板自身の熱伝
導性が良いため、放熱性の優れた、非常にコンパクトな
封止体を提供することができる。
【図面の簡単な説明】
第1図は本発明の一実施例による半導体装置の封止体の
平面図、第2図はその断面図、第3図〜第6図はそれぞ
れ他の実施例の断面図である。 1・・・・・・半導体装置、2・・・・・・基板、3・
・・・・・フィルム。

Claims (1)

  1. 【特許請求の範囲】 1 熱伝導性の良い基板上に半導体装置を直接接合し、
    その基板上に配線用導体を形成したフレシキブルなフィ
    ルムを接合した半導体装置の封止体。 2 熱伝導性の良い基板としてアルミニウム、鉄、銅な
    どの金属体、あるいは、それらの合金体、あるいはセラ
    ミックやガラス体を被覆した金属基体、アルミナ、ベリ
    リアなどのセラミック体を用いたことを特徴とする特許
    請求の範囲第1項記載の半導体装置の封止体。 3 基板上に半導体装置を直接接合し、半導体装置のボ
    ンデング・パッドと対応する位置に、電気の良導体で配
    線を形成したフレキシブル・フィルムを上記基板上に接
    着し、上記半導体装置のボンデング・パッドと上記フレ
    キシブル・フィルム上の配線間を電気の良導体で接続し
    、上記半導体装置、上記接続用導体を合成樹脂で被覆し
    、上記フレキシブル・フィルムの他端を上記基板の外周
    より外側に、はり出たせ、その部分を外部回路との接続
    用端子としたことを特徴とする特許請求の範囲第1項記
    載の半導体装置の封止体。 4 導体パターンを表面に形成したフレキシブル・フィ
    ルムの基板よりはみだしたフレキシブル・フィルムを上
    記基板の裏面の1部まで、まわり込んで接着した構造を
    特徴とする特許請求の範囲第3項記載の半導体装置の封
    止体。 5 基板の表裏の8個の辺、12個の角の部分に、なめ
    らかな丸味を持たせた構造を特徴とする特許請求の範囲
    第2項記載の半導体装置の封止体。 6 基板の半導体装置の接合される部分を凹型に形成し
    たことを特徴とする特許請求の範囲第2項記載の半導体
    装置の封止体。 7 基板上に複数個の半導体装置を接合し、その各々に
    対応した位置に、上記半導体装置より少し大きな開孔を
    設け、各々の上記半導体装置のボンデング・パッドに対
    応した位置に配線パターンを形成した、基板より少し大
    きめのフレキシブル・フィルムを、上記基板上に、熱硬
    化性あるいは、熱可塑性樹脂で接着し、各々の上記ボン
    ディング・パッドと配線導体間を導体で接続し、各々の
    上記半導体装置、ボンデング用ワイヤーを、合成樹脂で
    被覆し、上記基板よりはみ出したフレキシブル・フィル
    ム上の他端を外部回路との接続用としたことを特徴とす
    る特許請求の範囲第2項記載の半導体装置の封止体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06102384B2 (ja) * 1985-04-15 1994-12-14 株式会社東芝 サ−マルプリントヘツド
JPH0678004B2 (ja) * 1985-08-28 1994-10-05 株式会社東芝 サ−マルプリントヘツド
US5012322A (en) * 1987-05-18 1991-04-30 Allegro Microsystems, Inc. Semiconductor die and mounting assembly
JPS6437042A (en) * 1987-07-31 1989-02-07 Ibiden Co Ltd Substrate for carrying electronic component
JPH0625006Y2 (ja) * 1988-03-31 1994-06-29 太陽誘電株式会社 回路基板
FR2651923B1 (fr) * 1989-09-14 1994-06-17 Peugeot Circuit integre de puissance.
US5139973A (en) * 1990-12-17 1992-08-18 Allegro Microsystems, Inc. Method for making a semiconductor package with the distance between a lead frame die pad and heat spreader determined by the thickness of an intermediary insulating sheet
JP2537325B2 (ja) * 1991-11-29 1996-09-25 明 北原 表面実装電子部品と製法
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package
JPH0997857A (ja) * 1995-09-28 1997-04-08 Nec Kyushu Ltd 半導体装置とその製造方法
JP2810647B2 (ja) * 1996-04-30 1998-10-15 山一電機株式会社 Icパッケージ
US6953991B2 (en) 2000-07-19 2005-10-11 Shindo Company, Ltd. Semiconductor device
US8159830B2 (en) * 2009-04-17 2012-04-17 Atmel Corporation Surface mounting chip carrier module

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