JPS6042665A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6042665A JPS6042665A JP58151058A JP15105883A JPS6042665A JP S6042665 A JPS6042665 A JP S6042665A JP 58151058 A JP58151058 A JP 58151058A JP 15105883 A JP15105883 A JP 15105883A JP S6042665 A JPS6042665 A JP S6042665A
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- test
- circuit
- circuits
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は機能テストＹ容易にできる半導体集積回路装置
に関し、特にｃｐｖ、ゲートアレイ等の大規模なディジ
タル集積回路に使用されるものである。
に関し、特にｃｐｖ、ゲートアレイ等の大規模なディジ
タル集積回路に使用されるものである。
従来、半導体集積回路（ＩＣ）の機ロヒテストは、設計
されたＩＣ全体を対象にしたテストフ”ログラムケＩＣ
ごとに作成し、それケ実行丁すことによって行っていた
。しかし、この方式に工ろと、ＩＣごとにＩＣ全体ケ対
象にしたテストプログラム！作成丁すことになるハで、
多大な労力ｆ＋’ｚ必要になっていた。
されたＩＣ全体を対象にしたテストフ”ログラムケＩＣ
ごとに作成し、それケ実行丁すことによって行っていた
。しかし、この方式に工ろと、ＩＣごとにＩＣ全体ケ対
象にしたテストプログラム！作成丁すことになるハで、
多大な労力ｆ＋’ｚ必要になっていた。
そこで、近年はテスト容易化に関でる回路技術として、
スキャンデザイン法、チップ内用み込みテスト回路法な
どが用いられている。ここで、スキャンデザイン法とは
、１倫理回路内部の全てのフリップフロップの論理値ケ
外部からＩば接に制御、観測しやてくするために、これ
ら全てのフ１１ツププロップンシ、フトレジスタが構成
されるように接続でることにより、フリップフロップｗ
含ム論理回路ン組合せ回路の集合体として扱えるよ５
に′ｒる回路技術である。また、チップ内組み込み回路
法トは、ＩＣチップ内にテストノくターン発生器と評価
回路を設けて、これによって機能ケチストできるように
する回路技術である。
スキャンデザイン法、チップ内用み込みテスト回路法な
どが用いられている。ここで、スキャンデザイン法とは
、１倫理回路内部の全てのフリップフロップの論理値ケ
外部からＩば接に制御、観測しやてくするために、これ
ら全てのフ１１ツププロップンシ、フトレジスタが構成
されるように接続でることにより、フリップフロップｗ
含ム論理回路ン組合せ回路の集合体として扱えるよ５
に′ｒる回路技術である。また、チップ内組み込み回路
法トは、ＩＣチップ内にテストノくターン発生器と評価
回路を設けて、これによって機能ケチストできるように
する回路技術である。
しかし、上記のスキャンデザイン法によると、ＩＣ内部
にフリップフロップ以外のＲＡＭ、レジスタ等があると
有効に対抗できず、−）：た回路が大規模になるとテス
トパターンケ自動発生する場合。
にフリップフロップ以外のＲＡＭ、レジスタ等があると
有効に対抗できず、−）：た回路が大規模になるとテス
トパターンケ自動発生する場合。
これに要する計算機時間（マシンタイム）が膨大になる
という欠点がある。また、ＩＣチップ内組み込みテスト
回路法によると、回路の冗長度が非常に大きくなり、テ
ストパターン発生器および評価回路の設計に多大の労力
を要イるという欠点がある。
という欠点がある。また、ＩＣチップ内組み込みテスト
回路法によると、回路の冗長度が非常に大きくなり、テ
ストパターン発生器および評価回路の設計に多大の労力
を要イるという欠点がある。
本発明は上記の従来技術の欠点？克服するためになされ
たもので、ＩＣ内部にＲＡＭ、レジスタ等があるか否か
にかかわりなくテストパターンの自動発生ケ比較的答易
に行うことができ、かつ回〔発明の概要〕 上記目的を実現でるため本発明は、半導体集積回路の内
部に規格化された機能の明白な機能論理ブロックを独立
にテストｆろ手段と、この機能論理ブロックを他の回路
部分から論理的に無関係にでる手段と、機能論理ブロッ
ク以外の回路部分（複合論理回路）を独立にテス）−ｆ
る手段とを備えた半導体集積回路装＠乞提供−ｒるもの
である。
たもので、ＩＣ内部にＲＡＭ、レジスタ等があるか否か
にかかわりなくテストパターンの自動発生ケ比較的答易
に行うことができ、かつ回〔発明の概要〕 上記目的を実現でるため本発明は、半導体集積回路の内
部に規格化された機能の明白な機能論理ブロックを独立
にテストｆろ手段と、この機能論理ブロックを他の回路
部分から論理的に無関係にでる手段と、機能論理ブロッ
ク以外の回路部分（複合論理回路）を独立にテス）−ｆ
る手段とを備えた半導体集積回路装＠乞提供−ｒるもの
である。
以下、添付図面を参照して本発明の一実施例を説明する
。第１図は同実施例のブロック図である。
。第１図は同実施例のブロック図である。
半導体集積回路装置１にはででに機能が明白なメモリ１
．演算機等の如く規格化、された複数の機能論理ブロッ
ク（以下「スーパーマクロ」トいつ）２、．２．、・・
・、２ｍ＃；設げられており、またスーパーマクロ２ｔ
、２２＋・・・、 ２ｎと組み合さって機能でろ複合論
理回路３ａ、３ｂが設けられている。通常入力ピン４か
ら入力された通常入力（テストではなく回路に通常の動
作をさせるときの入力）は複合論理回路３ａおよび各ス
ーパーマクロ通常入力ピン５１．５２．・・・、５ｎＹ
介して各スーパー−１クロ２ｔ、２ｉ、・・・、 ２ｎ
に与えられる。各スーパーマクロ２ｔ＊ ２ｔ、・・・
、２ｎはそれぞれ入力を処理し、各スーパーマクロ通常
出力ピンＦ ｅ ６鵞＋・・・、軸および複合論理回路
３ｂ％’介して通常出力ピン７から通常量カケ外部に出
力する。
．演算機等の如く規格化、された複数の機能論理ブロッ
ク（以下「スーパーマクロ」トいつ）２、．２．、・・
・、２ｍ＃；設げられており、またスーパーマクロ２ｔ
、２２＋・・・、 ２ｎと組み合さって機能でろ複合論
理回路３ａ、３ｂが設けられている。通常入力ピン４か
ら入力された通常入力（テストではなく回路に通常の動
作をさせるときの入力）は複合論理回路３ａおよび各ス
ーパーマクロ通常入力ピン５１．５２．・・・、５ｎＹ
介して各スーパー−１クロ２ｔ、２ｉ、・・・、 ２ｎ
に与えられる。各スーパーマクロ２ｔ＊ ２ｔ、・・・
、２ｎはそれぞれ入力を処理し、各スーパーマクロ通常
出力ピンＦ ｅ ６鵞＋・・・、軸および複合論理回路
３ｂ％’介して通常出力ピン７から通常量カケ外部に出
力する。
スーパーマクロＺ＋、２１ｇ・・・、２ｎ＋ノ機能テス
トのためのテスト入力はテスト入力ピン８からシリアル
に入力され、シフトレジスタ９でパラレルデータに変換
されて各スーパーマクロテスト入力ピン１０ｓ 、 １
０＊ 、・・・、 Ｉｎｎおよび各スーパーマクロアド
レス入力ピンｌｌｚ、１１＊、・・・、１１ｎから各ス
ーツ仁マクロ２ｔ＋２ｘ＊・・・＊２１１ｖｃ与えられ
る。そして。
トのためのテスト入力はテスト入力ピン８からシリアル
に入力され、シフトレジスタ９でパラレルデータに変換
されて各スーパーマクロテスト入力ピン１０ｓ 、 １
０＊ 、・・・、 Ｉｎｎおよび各スーパーマクロアド
レス入力ピンｌｌｚ、１１＊、・・・、１１ｎから各ス
ーツ仁マクロ２ｔ＋２ｘ＊・・・＊２１１ｖｃ与えられ
る。そして。
スーパーマクロ２，１１２ ＊ ＋・・・＋２ＴＩのテ
スト出力はスーパーマクロ出力ピン１２を介してシフト
レジスタ１３に与えられ、ここでシリアルデータに変換
されてテスト出力ピン１４から外部に出力される。なオ
、各スーパーマクロ２ｔ、２３＠・・・１２ｎの動作モ
ートン設定Ｔるためのモード設定入力は、モード設定入
力ピン１５から与えられる。
スト出力はスーパーマクロ出力ピン１２を介してシフト
レジスタ１３に与えられ、ここでシリアルデータに変換
されてテスト出力ピン１４から外部に出力される。なオ
、各スーパーマクロ２ｔ、２３＠・・・１２ｎの動作モ
ートン設定Ｔるためのモード設定入力は、モード設定入
力ピン１５から与えられる。
第１図に示す装置は下記の第１．第２．第３のモードで
動作する。
動作する。
第１のモード（通常機能モード）では、ＩＣは本来の機
能？有する口 第２のモート（スーパーマクロテストモード）では、Ｉ
Ｃはスーパーマクロ２＋ ＋ ２ｍ ＋ ”’−２ｎ
７ａ′個々にテストできる状態となる。第２図はこのと
詫の第１図に示す装置の内部状態ケ説明でるブロック図
で、第１図と同一要素は同一符号で示しである。図示の
如く、スーパーマクロテスト入力およびスーパーマクロ
アドレス入力は複合論理回路ケパスシテ各スーパーマク
ロ２＋＋２ｔ＋・・・、２真に４えられる。
能？有する口 第２のモート（スーパーマクロテストモード）では、Ｉ
Ｃはスーパーマクロ２＋ ＋ ２ｍ ＋ ”’−２ｎ
７ａ′個々にテストできる状態となる。第２図はこのと
詫の第１図に示す装置の内部状態ケ説明でるブロック図
で、第１図と同一要素は同一符号で示しである。図示の
如く、スーパーマクロテスト入力およびスーパーマクロ
アドレス入力は複合論理回路ケパスシテ各スーパーマク
ロ２＋＋２ｔ＋・・・、２真に４えられる。
なお、各スーパーマクロ２１．Ｊ、・・・、２ｎは、入
力から出力への論理回路？外部からの制御によってパス
でる機能（論理回路パス機能）、およびスーパーマクロ
ごとの単一アドレスを認識でる機能を有している。第３
図はこの論理回路パス機ｉ階説明でる回路図で、第１図
および第２図と同一要素は同一符号で示しである。スー
パーマクロ通常入力ピン５およびテスト入力ピン１０か
ら入力された通常入力、テスト入力は、それぞれＡＮＤ
回路Ｇ ＋ ｒ 〜Ｇｉｎ 、 Ｇ＊＋ ”−Ｇ ＊ｎ
およびＯＲ回路Ｇｓ＋−Ｇｓｎからなる論理回路ン介し
て機能論理ブロック（メモリ、ＡＬＶなと）１０１に与
えられる。そして機能論理ブロック１０１の出力はそれ
ぞれＡＮＤ回路Ｇ４１〜Ｇａｎ 、 Ｇｏ 〜Ｇ、ｉ
ｎおよびＯＲ回回路、、 −’−Ｇ６ｎからなる論理回
路？介してスーパーマクロ通常出力ピン６およびテスト
出力ピン１２に出方される。なお、ＯＲ回路０３１〜Ｇ
哀ｎの出力は機能論理ブロック１０１ｖパスしてＡＮＤ
回路０４１−０４ｎにも与えられており、スーパーマク
ロアドレス入力ピン１１から与えられたアドレス入力よ
、アドレスデコーダ】０２およびＡＮＤ回路ＧＩｏＩ′
Ｆ／介してトライステートバッファｃｙｔ〜ｃｙｎのイ
ネーブル入力に与えられる。
力から出力への論理回路？外部からの制御によってパス
でる機能（論理回路パス機能）、およびスーパーマクロ
ごとの単一アドレスを認識でる機能を有している。第３
図はこの論理回路パス機ｉ階説明でる回路図で、第１図
および第２図と同一要素は同一符号で示しである。スー
パーマクロ通常入力ピン５およびテスト入力ピン１０か
ら入力された通常入力、テスト入力は、それぞれＡＮＤ
回路Ｇ ＋ ｒ 〜Ｇｉｎ 、 Ｇ＊＋ ”−Ｇ ＊ｎ
およびＯＲ回路Ｇｓ＋−Ｇｓｎからなる論理回路ン介し
て機能論理ブロック（メモリ、ＡＬＶなと）１０１に与
えられる。そして機能論理ブロック１０１の出力はそれ
ぞれＡＮＤ回路Ｇ４１〜Ｇａｎ 、 Ｇｏ 〜Ｇ、ｉ
ｎおよびＯＲ回回路、、 −’−Ｇ６ｎからなる論理回
路？介してスーパーマクロ通常出力ピン６およびテスト
出力ピン１２に出方される。なお、ＯＲ回路０３１〜Ｇ
哀ｎの出力は機能論理ブロック１０１ｖパスしてＡＮＤ
回路０４１−０４ｎにも与えられており、スーパーマク
ロアドレス入力ピン１１から与えられたアドレス入力よ
、アドレスデコーダ】０２およびＡＮＤ回路ＧＩｏＩ′
Ｆ／介してトライステートバッファｃｙｔ〜ｃｙｎのイ
ネーブル入力に与えられる。
第３図に示す回路のモードの切換えは、モード設定入力
ピン１５１．１５！ 、 １５ｓにモード設定信号ケ与
えろことＫより行う。丁なわあ、モード設定入力ピン１
５１のみがハイレベル（以下１％ ＨＩという）になる
と、ＡＮＤ回路ＧＵ〜Ｇｉｎが開かれて機能論理ブロッ
ク１０１０通常出力が外部に出力される（前記第１のモ
ード１ モード設定入力ピン１５３のみ力いＨ“になると、ＡＮ
Ｄ回路Ｇ１１〜ＧＩｎは閉になってＡＮＤ回路へ１〜Ｇ
ｓｎは開になるので、機能論理ブロックにはテスト入力
が与えられる。また、ＡＮＤ回路Ｇｓｔ〜Ｇｌｎは開に
なっているので、結局機能論理ブロック１０１のテスト
出力が外部に出力されることになる（前記第２のモード
）、。
ピン１５１．１５！ 、 １５ｓにモード設定信号ケ与
えろことＫより行う。丁なわあ、モード設定入力ピン１
５１のみがハイレベル（以下１％ ＨＩという）になる
と、ＡＮＤ回路ＧＵ〜Ｇｉｎが開かれて機能論理ブロッ
ク１０１０通常出力が外部に出力される（前記第１のモ
ード１ モード設定入力ピン１５３のみ力いＨ“になると、ＡＮ
Ｄ回路Ｇ１１〜ＧＩｎは閉になってＡＮＤ回路へ１〜Ｇ
ｓｎは開になるので、機能論理ブロックにはテスト入力
が与えられる。また、ＡＮＤ回路Ｇｓｔ〜Ｇｌｎは開に
なっているので、結局機能論理ブロック１０１のテスト
出力が外部に出力されることになる（前記第２のモード
）、。
モード設定入力ピン１５ｍのみが’ １（’になると、
ＡＮＤ回路Ｇ４ｌ−Ｇ４ｎのみが開になる。そのため。
ＡＮＤ回路Ｇ４ｌ−Ｇ４ｎのみが開になる。そのため。
機能論理ブロック１０１？パスした信号ｈ″−−外部力
され、論理回路パスとして機能でろ（後記第３のモード
）。
され、論理回路パスとして機能でろ（後記第３のモード
）。
第３のモード（レストロジックテストモード）では、上
記の如く論理回路パス機能によって、スーパーマクロ２
１１２２１・・・、２ｒＬ以外（７”１３４’）１７’
１回路のみからなる論理回路（レストロジック）がＩＣ
の内部に形成される。第４図はそのときハ回路の機能を
説明するブロック図で、第１図乃至第泗と同一要素は同
一符号で示しである。図示の如く複合調理回路３ａから
与えられた入力は、そのままスーパーマクロ２．、 、
２．、 、・・・、２ｎ％’バスして複合論理回路３ｂ
に与えられる。
記の如く論理回路パス機能によって、スーパーマクロ２
１１２２１・・・、２ｒＬ以外（７”１３４’）１７’
１回路のみからなる論理回路（レストロジック）がＩＣ
の内部に形成される。第４図はそのときハ回路の機能を
説明するブロック図で、第１図乃至第泗と同一要素は同
一符号で示しである。図示の如く複合調理回路３ａから
与えられた入力は、そのままスーパーマクロ２．、 、
２．、 、・・・、２ｎ％’バスして複合論理回路３ｂ
に与えられる。
次に、第１図乃至第４図に示で実施例の機能テストケ説
明でる。まず、第３ハモードでのテストパターンレスト
ロジック部分のテストパターン？あらかじめ川音する。
明でる。まず、第３ハモードでのテストパターンレスト
ロジック部分のテストパターン？あらかじめ川音する。
次に、第２のモードにおいて、イでに規格化され準備さ
れているスーパーマクロのテストパターンによって個々
のスーパーマクロの機能テスト７行う。その後、モード
３の状態でスーパーマクロ以外の回路部分の機能テスト
ケ行い、必要に応じてモード１で全体力回路の機能テス
トケ行う。
れているスーパーマクロのテストパターンによって個々
のスーパーマクロの機能テスト７行う。その後、モード
３の状態でスーパーマクロ以外の回路部分の機能テスト
ケ行い、必要に応じてモード１で全体力回路の機能テス
トケ行う。
なお、上記実施例では、テスト用の入出力ピンｒｒ）削
減ｎため、スーパーマクロテストデータ爪出力およびス
ーパーマクロアドレスデータの入力はシフトレジスタを
介して行っているが、ビン数に余裕のあるときは直接に
入出力するようにしてもよい。その際には１機能テスト
だけでな（ＡＣテスト（動作速度に関するテスト）もス
ーパーマクロごとに行うことが可能である。
減ｎため、スーパーマクロテストデータ爪出力およびス
ーパーマクロアドレスデータの入力はシフトレジスタを
介して行っているが、ビン数に余裕のあるときは直接に
入出力するようにしてもよい。その際には１機能テスト
だけでな（ＡＣテスト（動作速度に関するテスト）もス
ーパーマクロごとに行うことが可能である。
上記の如く本発明によれば、機能の明白な機能論理ブロ
ック（スーパーマクロ）？独立にテスト □ｆる手段と
、スーパーマクロケ他の回路（複合論理回路）から論理
的に無関係にでる（論理回路パス機能）手段と、複合論
理回路？独立にテス）−ｆる手段と？備えたので、ＩＣ
内部にＲＡＭ、レジスタ等がある場合でもテストパター
ンの自動発生ケ容易に行うことができる。また、スーパ
ーマクロを独立にテストできるので、テストパターンハ
作成はスーパーマクロの設計時に一度だけ行えばよいこ
とになり、テストパターン作成に要ｆる労力を著しく軽
減でき１回路の冗長度ケ増でということもない。さらに
、スーパーマクロｖｌ＆理的ニパスさせることができる
ので、複合論理回路のみのテストパターンの自動発生ケ
行うことがで７するので、自動発生に必要な計ｗ時間の
大幅な減少が実現できる。
ック（スーパーマクロ）？独立にテスト □ｆる手段と
、スーパーマクロケ他の回路（複合論理回路）から論理
的に無関係にでる（論理回路パス機能）手段と、複合論
理回路？独立にテス）−ｆる手段と？備えたので、ＩＣ
内部にＲＡＭ、レジスタ等がある場合でもテストパター
ンの自動発生ケ容易に行うことができる。また、スーパ
ーマクロを独立にテストできるので、テストパターンハ
作成はスーパーマクロの設計時に一度だけ行えばよいこ
とになり、テストパターン作成に要ｆる労力を著しく軽
減でき１回路の冗長度ケ増でということもない。さらに
、スーパーマクロｖｌ＆理的ニパスさせることができる
ので、複合論理回路のみのテストパターンの自動発生ケ
行うことがで７するので、自動発生に必要な計ｗ時間の
大幅な減少が実現できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す装置＃のスーパーマクロテストモードのと六の
内部状態ケ説明でるブロック図、第３図は第１図および
第２図に示で実施例の論理回路パス機能な鯖明′ｆる図
、第４図は第１図に示で装ｆｊｔのレストロジックテス
トモードのときの内部状態Ｖ説明する図である。 １．１０．半導体集積回路装置、４・・・通常入力ピン
。 ５重〜５ｎ・・・スーパーマクロ通常入力ピン、６１〜
６ｎ・・・スーパーマクロ通常出力ピン。 ７・・・通常出力ピン、８・・・テスト入力ピン、１０
＋〜１０ｎ・・・スーパーマクロアドレス入力ヒン。 １２・・・スーパーマクロ出力ピン、１４・・・テスト
出力ピン、１５・・・モード設定入力ピン。 出願人代理人 猪 股 清 （１］） 范２図
図に示す装置＃のスーパーマクロテストモードのと六の
内部状態ケ説明でるブロック図、第３図は第１図および
第２図に示で実施例の論理回路パス機能な鯖明′ｆる図
、第４図は第１図に示で装ｆｊｔのレストロジックテス
トモードのときの内部状態Ｖ説明する図である。 １．１０．半導体集積回路装置、４・・・通常入力ピン
。 ５重〜５ｎ・・・スーパーマクロ通常入力ピン、６１〜
６ｎ・・・スーパーマクロ通常出力ピン。 ７・・・通常出力ピン、８・・・テスト入力ピン、１０
＋〜１０ｎ・・・スーパーマクロアドレス入力ヒン。 １２・・・スーパーマクロ出力ピン、１４・・・テスト
出力ピン、１５・・・モード設定入力ピン。 出願人代理人 猪 股 清 （１］） 范２図
Claims (1)
- 【特許請求の範囲】 複数の機能的に独立な規格化された機能論理ブロックと
、これら機能論理ブロックケ独立にテストτる手段と、
前記機能論理ブロックケ全体の半導体集積回路から論理
的に無関係にする手段と。 前記機能論理ブロック以外の複合論理回路部分？独立に
テストする手段とを備える半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151058A JPH0731225B2 (ja) | 1983-08-19 | 1983-08-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151058A JPH0731225B2 (ja) | 1983-08-19 | 1983-08-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6042665A true JPS6042665A (ja) | 1985-03-06 |
| JPH0731225B2 JPH0731225B2 (ja) | 1995-04-10 |
Family
ID=15510373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151058A Expired - Lifetime JPH0731225B2 (ja) | 1983-08-19 | 1983-08-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731225B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233780A (ja) * | 1986-04-03 | 1987-10-14 | Hitachi Ltd | 大規模論理回路およびそのテスト方法 |
| JPS62240873A (ja) * | 1986-04-14 | 1987-10-21 | Toshiba Corp | テスト容易化回路 |
| US5010552A (en) * | 1986-10-10 | 1991-04-23 | Thomson-Csf | Device and method for the generation of test vectors and testing method for integrated circuits |
| JPH04172276A (ja) * | 1990-11-05 | 1992-06-19 | Nec Corp | 集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513818A (en) * | 1978-07-14 | 1980-01-31 | Hitachi Ltd | Testing method |
| JPS5682466A (en) * | 1979-12-11 | 1981-07-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Integrated logic chip device |
-
1983
- 1983-08-19 JP JP58151058A patent/JPH0731225B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513818A (en) * | 1978-07-14 | 1980-01-31 | Hitachi Ltd | Testing method |
| JPS5682466A (en) * | 1979-12-11 | 1981-07-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Integrated logic chip device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233780A (ja) * | 1986-04-03 | 1987-10-14 | Hitachi Ltd | 大規模論理回路およびそのテスト方法 |
| JPS62240873A (ja) * | 1986-04-14 | 1987-10-21 | Toshiba Corp | テスト容易化回路 |
| US5010552A (en) * | 1986-10-10 | 1991-04-23 | Thomson-Csf | Device and method for the generation of test vectors and testing method for integrated circuits |
| JPH04172276A (ja) * | 1990-11-05 | 1992-06-19 | Nec Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731225B2 (ja) | 1995-04-10 |
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