JPS6043770A - サブ・プロセツサ・ユニツト通信方式 - Google Patents
サブ・プロセツサ・ユニツト通信方式Info
- Publication number
- JPS6043770A JPS6043770A JP15229483A JP15229483A JPS6043770A JP S6043770 A JPS6043770 A JP S6043770A JP 15229483 A JP15229483 A JP 15229483A JP 15229483 A JP15229483 A JP 15229483A JP S6043770 A JPS6043770 A JP S6043770A
- Authority
- JP
- Japan
- Prior art keywords
- main
- sub
- register
- processor unit
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、サブ・プロセッサ・ユニット通信方式に係り
、特に、メインＣＰＵがサブＣＰＵに起＠ｂ’ｃ指示す
るためのレジスタ全段けることによって、・サブＣＩ’
Ｕの通信のためのメイン・バス専有時間を少なくするよ
うにしたサブ・プロセッサ・ユニット通信方式に関する
ものである。
、特に、メインＣＰＵがサブＣＰＵに起＠ｂ’ｃ指示す
るためのレジスタ全段けることによって、・サブＣＩ’
Ｕの通信のためのメイン・バス専有時間を少なくするよ
うにしたサブ・プロセッサ・ユニット通信方式に関する
ものである。
メインＣＰＵとメインＣＰＵからの指示に従って特定の
処理を行うサブＣＰＵとを備える計算機システムにおい
て、メインＣＰＵがサブＣＰＵに起動を指示するための
サブＣ、Ｐ Ｕ通信方式として、従来は１■ メインＣ
ＰＵとサブＣＰＵ間の通信のために１メイン・メモリに
メインＣＰＵが起動を指示するためのフラグをセットす
る方式や１■メインＣＰＵがサブＣＰＵに割込むことに
よって起動全指示する方、式等がある。しかし、前者の
■の方式では、サブＣＰＵがコマンド待ちのときにはメ
イン・メモリの起動フラグ全リードするために、メイン
・バスを使用することになり、メインＣＰＵのバス専有
率が減少するという欠点がおり、後者の■の方式では、
サブＣＰＵ側にも割込み制御回路が必要になるために、
コストが高くなるという欠点がおる。
処理を行うサブＣＰＵとを備える計算機システムにおい
て、メインＣＰＵがサブＣＰＵに起動を指示するための
サブＣ、Ｐ Ｕ通信方式として、従来は１■ メインＣ
ＰＵとサブＣＰＵ間の通信のために１メイン・メモリに
メインＣＰＵが起動を指示するためのフラグをセットす
る方式や１■メインＣＰＵがサブＣＰＵに割込むことに
よって起動全指示する方、式等がある。しかし、前者の
■の方式では、サブＣＰＵがコマンド待ちのときにはメ
イン・メモリの起動フラグ全リードするために、メイン
・バスを使用することになり、メインＣＰＵのバス専有
率が減少するという欠点がおり、後者の■の方式では、
サブＣＰＵ側にも割込み制御回路が必要になるために、
コストが高くなるという欠点がおる。
本発明は、上記の考察に基づ（ものでろって、メインＣ
ＰＵとサブＣＰＵとの通信のためのサブＣＰＵのメイン
・バス専有率を減らし、且つ通信のためのインターフェ
ース回路を簡単化したサブ・プロセッサ・ユニット通信
方式全提供すること全目的とするものでおる。
ＰＵとサブＣＰＵとの通信のためのサブＣＰＵのメイン
・バス専有率を減らし、且つ通信のためのインターフェ
ース回路を簡単化したサブ・プロセッサ・ユニット通信
方式全提供すること全目的とするものでおる。
そのために本発明のサブ・プロセッサ・ユニット通信方
式は、メイン・プロセッサ・ユニット、メイン・メモリ
、サブ・プロセッサ・ユニット、及びローカル・メモリ
金偏え、上記メイン・プロセッサ・ユニットからの起動
の指示に従って上記サブ・プロセッサ・ユニットが所定
の処理を実行するようになった計算機システムにおいて
、コマンド・レジスタと割込みレジスタと金設けると共
に、上記メイン・プロセッサ・ユニットは、上記サブ・
プロセッサ・ユニットに処理全依頼する必要が生じると
、上記メイン・メモリにコマンドとデータ全用意して上
記処理上依頼することを示す情報全上記コマンド・レジ
スタにセットするように構成され、上記サブ・プロセッ
サ・ユニットは一上記メイン・プロセッサ・ユニットか
らのコマンド待ちの状態ではローカル・ノ（ス全通して
上記コマンド・レジスタをリードし、上記コマンド・レ
ジスタがセットされると、メイン・）くス全通して上記
メイン・メモリ全リードし、上記ローカル・メモリを使
用して依頼された処理を実行し、当該処理が終了すると
、上記メイン・メモリに処理結果をライトし、上記処理
が終了したことを示す情報を上記割込みレジスタにセッ
トして上記メイン・プロセッサ・ユニットに割込みをか
けることによって処理の終了を通知するように構成され
たこと全特徴とするものである。
式は、メイン・プロセッサ・ユニット、メイン・メモリ
、サブ・プロセッサ・ユニット、及びローカル・メモリ
金偏え、上記メイン・プロセッサ・ユニットからの起動
の指示に従って上記サブ・プロセッサ・ユニットが所定
の処理を実行するようになった計算機システムにおいて
、コマンド・レジスタと割込みレジスタと金設けると共
に、上記メイン・プロセッサ・ユニットは、上記サブ・
プロセッサ・ユニットに処理全依頼する必要が生じると
、上記メイン・メモリにコマンドとデータ全用意して上
記処理上依頼することを示す情報全上記コマンド・レジ
スタにセットするように構成され、上記サブ・プロセッ
サ・ユニットは一上記メイン・プロセッサ・ユニットか
らのコマンド待ちの状態ではローカル・ノ（ス全通して
上記コマンド・レジスタをリードし、上記コマンド・レ
ジスタがセットされると、メイン・）くス全通して上記
メイン・メモリ全リードし、上記ローカル・メモリを使
用して依頼された処理を実行し、当該処理が終了すると
、上記メイン・メモリに処理結果をライトし、上記処理
が終了したことを示す情報を上記割込みレジスタにセッ
トして上記メイン・プロセッサ・ユニットに割込みをか
けることによって処理の終了を通知するように構成され
たこと全特徴とするものである。
以下、本発明の実施例を図面全参照しつつ説明するＯ
第′１図は本発明の１実施例システム構成を示す図、第
２図は本発明で使用される各レジスタの具体的な１実施
例構成を示す図でおる。図において、ｌはメインＣＰＵ
（メイン・プロセッサ・ユニット）、２はサブＣＰＵ、
３はメイン・メモリ、４はローカル・メモリ、５はコマ
ンド・レジスタ、６はサブＣＰＵ割込みレジスタ、７は
メイン・バス、８はサブＣＰＵローカル・バス、５１と
６３はＤ−ＦＦ、５２と６４はアンド・ゲート、５３と
６１は３ステート・バッファ、６２はＪＫ−ＦＦを示す
。
２図は本発明で使用される各レジスタの具体的な１実施
例構成を示す図でおる。図において、ｌはメインＣＰＵ
（メイン・プロセッサ・ユニット）、２はサブＣＰＵ、
３はメイン・メモリ、４はローカル・メモリ、５はコマ
ンド・レジスタ、６はサブＣＰＵ割込みレジスタ、７は
メイン・バス、８はサブＣＰＵローカル・バス、５１と
６３はＤ−ＦＦ、５２と６４はアンド・ゲート、５３と
６１は３ステート・バッファ、６２はＪＫ−ＦＦを示す
。
本発明は、メインＣＰＵがサブＣＰＵに割込むことによ
ってサブＣＰＵに起動を指示する方式が、サブＣＰＵの
メイン・バスの専有率？少なくする利点を有するという
点に着目し、サブＣＰＵ側の割込み制御回路の部分をコ
マンド・レジスタにすることによって、低コストで比較
的高速にサブＣＰＵに起動？指示するようにしたもので
ある。
ってサブＣＰＵに起動を指示する方式が、サブＣＰＵの
メイン・バスの専有率？少なくする利点を有するという
点に着目し、サブＣＰＵ側の割込み制御回路の部分をコ
マンド・レジスタにすることによって、低コストで比較
的高速にサブＣＰＵに起動？指示するようにしたもので
ある。
第１図において、メインＣＰＵ１は、メイン・バス７全
通してメイン・メモリ３全リード／ライトしたり、コマ
ンド・レジスタ５をライトしたり、サブＣＰＵ割込みレ
ジスタ６全リードしたりすることができる。また、サブ
ＣＰＵ２は、サブＣＰＵローカル・バス８を通してロー
カル・メ七り４をリード／ライトしたり、コマンド・レ
ジスタ５をリードしたり、サブＣＰＵ割込みレジスタ６
にうイトしたりすることができる。更にサブＣＰＵ２は
、メイン・バス７全通してメイン・メモリ３をリード／
ライトすることもできる。
通してメイン・メモリ３全リード／ライトしたり、コマ
ンド・レジスタ５をライトしたり、サブＣＰＵ割込みレ
ジスタ６全リードしたりすることができる。また、サブ
ＣＰＵ２は、サブＣＰＵローカル・バス８を通してロー
カル・メ七り４をリード／ライトしたり、コマンド・レ
ジスタ５をリードしたり、サブＣＰＵ割込みレジスタ６
にうイトしたりすることができる。更にサブＣＰＵ２は
、メイン・バス７全通してメイン・メモリ３をリード／
ライトすることもできる。
サブＣＰＵ２は、メインＣＰＵＩからのコマンド待ちの
状態では、コマンド・レジスタ５全サブＣＰＵローカル
・バス８全通して常にリードしている。メインＣＰＵ１
は、サブＣＰＵ２に処理全依頼する必要が起こると、メ
イン・メモリ３にコマンド名とデータを用意し、コマン
ド・レジスタ５に１”をセットする。するとサブＣＰＵ
２はメイン・バス７を使用してメイン・・メモリ３Ｘｔ
″リードし、ローカル・メモリ４全使用して依頼された
仕事を実行する。次に、処理が終了すると、サブＣＰＵ
２は、メイン・メモリ３に結果をライトし、サブＣＰＵ
割込みレジスタ６に″ｌ″全ライトしてメインＣＰＵ１
に割込むことによって処理の終了を知らせる。また、サ
ブＣＰＵ２がサブＣＰＵ割込みレジスタ６に１”をライ
トすると同時に、コマンド・レジスタ５はリセットされ
て０”になる。
状態では、コマンド・レジスタ５全サブＣＰＵローカル
・バス８全通して常にリードしている。メインＣＰＵ１
は、サブＣＰＵ２に処理全依頼する必要が起こると、メ
イン・メモリ３にコマンド名とデータを用意し、コマン
ド・レジスタ５に１”をセットする。するとサブＣＰＵ
２はメイン・バス７を使用してメイン・・メモリ３Ｘｔ
″リードし、ローカル・メモリ４全使用して依頼された
仕事を実行する。次に、処理が終了すると、サブＣＰＵ
２は、メイン・メモリ３に結果をライトし、サブＣＰＵ
割込みレジスタ６に″ｌ″全ライトしてメインＣＰＵ１
に割込むことによって処理の終了を知らせる。また、サ
ブＣＰＵ２がサブＣＰＵ割込みレジスタ６に１”をライ
トすると同時に、コマンド・レジスタ５はリセットされ
て０”になる。
本発明で使用される各レジスタの具体的な１実施例構成
を示したのが第２図である。第２図において、コマンド
・レジスタ５は、Ｄ−ＦＦ５１とアンド・ゲート５２と
３ステート・バッファ５３と全盲するものであり、サブ
ＣＰＵからのコマンド・レジスタ・リード・コマンド：
）ＫＣＯＭＲＣが３ステート・バッファ５３のゲートに
供給され、メインＣＰＵからのコマンド・レジスタ・ラ
イト・コマンド＊ＣＯＭＷＣがＤ−ＦＦ５１のクロック
端子に供給され、メイン・バスからの信号ＭＢφがＤ−
ＦＦ５１のＤ端子に供給され、３ステート・バッファ５
３からローカル・バスへ信号ＬＢφが出力される。そし
て、Ｄ−ＦＦ５１のＱ端子は３ステート・バッファの入
力端子に接続され、Ｄ−ＦＦ５１のクリア端子はアンド
・ゲート５２の出力端子が接続され、アンド・ゲート５
２の入力端子には初期化信号＊ＩＮＩＴとサブＣＰＵ割
込みしジスタ６からのリセット信号が供給される。また
サブＣＰＵ割込みレジスタ６は、３ステート・バ １ツ
フア６１とＪＫ−ＦＦ６２と１）−ＦＦ６３とアンド・
ゲート６４とを有するものであり、メインＣＰＵからの
サブＣＰＵ割込みレジスタ・リード・コマン）”ＸＩＲ
ＲＣが３スｆ−）・バックアロ１のゲートとＤ−ＦＦ６
３のクロック端子に供給され、サブＣＰＵからのインタ
ーラブド・リクエスト・コマンド＊ＩＲＲＱがＪＫ−Ｆ
Ｆ６２のクロック端子に供給され、ローカル・バスから
の信号 。
を示したのが第２図である。第２図において、コマンド
・レジスタ５は、Ｄ−ＦＦ５１とアンド・ゲート５２と
３ステート・バッファ５３と全盲するものであり、サブ
ＣＰＵからのコマンド・レジスタ・リード・コマンド：
）ＫＣＯＭＲＣが３ステート・バッファ５３のゲートに
供給され、メインＣＰＵからのコマンド・レジスタ・ラ
イト・コマンド＊ＣＯＭＷＣがＤ−ＦＦ５１のクロック
端子に供給され、メイン・バスからの信号ＭＢφがＤ−
ＦＦ５１のＤ端子に供給され、３ステート・バッファ５
３からローカル・バスへ信号ＬＢφが出力される。そし
て、Ｄ−ＦＦ５１のＱ端子は３ステート・バッファの入
力端子に接続され、Ｄ−ＦＦ５１のクリア端子はアンド
・ゲート５２の出力端子が接続され、アンド・ゲート５
２の入力端子には初期化信号＊ＩＮＩＴとサブＣＰＵ割
込みしジスタ６からのリセット信号が供給される。また
サブＣＰＵ割込みレジスタ６は、３ステート・バ １ツ
フア６１とＪＫ−ＦＦ６２と１）−ＦＦ６３とアンド・
ゲート６４とを有するものであり、メインＣＰＵからの
サブＣＰＵ割込みレジスタ・リード・コマン）”ＸＩＲ
ＲＣが３スｆ−）・バックアロ１のゲートとＤ−ＦＦ６
３のクロック端子に供給され、サブＣＰＵからのインタ
ーラブド・リクエスト・コマンド＊ＩＲＲＱがＪＫ−Ｆ
Ｆ６２のクロック端子に供給され、ローカル・バスから
の信号 。
ＬＢφがＪＫ−ＦＦ６２のＪ端子に供給され、３ステー
ト・バッファ６１からメイン・バスへ信号ＭＢφが出力
されると共にＪＫ−ＦＦ６２のＱ端子からメイン・バス
へ信号ＩＲが出力される。更に、ＪＫ−ＦＦ６２は、Ｑ
端子がＤ−ＦＦ６３のＤ端子とクリア端子に接続され、
Ｑ端子が３ステート・バッファ６１の入力端子とアンド
・ゲート５２の入力端子（リセット信号として供給され
る）に接続され、クリア端子がアンド・ゲート６４の出
力端子に接続される。アンド・ゲート６４の入力端子は
、初期化信号＊ＩＮＩＴとＤ−ＦＦ６３のＱ出力信号が
供給される。
ト・バッファ６１からメイン・バスへ信号ＭＢφが出力
されると共にＪＫ−ＦＦ６２のＱ端子からメイン・バス
へ信号ＩＲが出力される。更に、ＪＫ−ＦＦ６２は、Ｑ
端子がＤ−ＦＦ６３のＤ端子とクリア端子に接続され、
Ｑ端子が３ステート・バッファ６１の入力端子とアンド
・ゲート５２の入力端子（リセット信号として供給され
る）に接続され、クリア端子がアンド・ゲート６４の出
力端子に接続される。アンド・ゲート６４の入力端子は
、初期化信号＊ＩＮＩＴとＤ−ＦＦ６３のＱ出力信号が
供給される。
以上のような構成の回路において、初期化信号＊ＩＮＩ
Ｔ’にＬ″にすることにより初期状態にする。初期状態
では、Ｄ−ＦＦ５１のＱがＨ”であり、３ステート・バ
ッファ５３全通してサブＣＰＵローカル・バスに出力さ
れる信号ＬＢφ（ビットφの信号）は”Ｌ”になる。ま
た、ＪＫ−ＦＦ６２のＱ、Ｑは夫々″Ｌ”、”Ｈ”であ
り、３ステート・バッファ６１全通してメイン・バスに
出力されるＭＢφは′Ｌ”になり、信号ｌ１ｌ（インタ
ーンブト）も”Ｌ”になる。そして、ＪＫ−ＦＦ６２の
ＱがＬ”であるため、Ｄ−ＦＦ６３はリセットされてＱ
は”Ｈ”である。この初期状態で、サブＣＰＵは、コマ
ンド・レジスタ・リード・コマンド＊ＣＯＭＲＣ’を発
行してコマンド・レジスタ５全常にリードしている。
Ｔ’にＬ″にすることにより初期状態にする。初期状態
では、Ｄ−ＦＦ５１のＱがＨ”であり、３ステート・バ
ッファ５３全通してサブＣＰＵローカル・バスに出力さ
れる信号ＬＢφ（ビットφの信号）は”Ｌ”になる。ま
た、ＪＫ−ＦＦ６２のＱ、Ｑは夫々″Ｌ”、”Ｈ”であ
り、３ステート・バッファ６１全通してメイン・バスに
出力されるＭＢφは′Ｌ”になり、信号ｌ１ｌ（インタ
ーンブト）も”Ｌ”になる。そして、ＪＫ−ＦＦ６２の
ＱがＬ”であるため、Ｄ−ＦＦ６３はリセットされてＱ
は”Ｈ”である。この初期状態で、サブＣＰＵは、コマ
ンド・レジスタ・リード・コマンド＊ＣＯＭＲＣ’を発
行してコマンド・レジスタ５全常にリードしている。
そこで、メインＣＰＵがサブＣＰＵに処理全依頼する必
要が発生すると、メインＣＰＵは、信号ＭＢφをＨ”に
してコマンド・レジスタ・ライ） ・コ−ｒｙ ド＊、
ＣＯＭＷＣｋ発行Ｌ”？：Ｄ−ＦＦ ５１のＱ’に′Ｌ
”にする。これによりサブＣＰＵは、コマンド・レジス
タ５がＨ″になったこと全認識して処理を開始する。サ
ブＣＰＵは、処理を終了すると、信号ＬＢｄｆｒ”Ｈ”
にしてインターラット・リクエスト・コマンド＊ＩＲＲ
Ｑ’ｔ−発行してＪＫ−ＦＦ６２のＱ、Ｑを夫々”Ｈ”
、Ｌ″にする。これにより、信号ＩＲはＨＩ＋になり割
込みがメインＣＰＵに発生する。またＪＫ−ＦＦ６２の
ＱがＬ”になったことによりコマンド・レジスタ５はリ
セットされろ。メインＣＰＵが割込み処理ルーチンの中
でサブＣＰＵ割込レジスタ・リード・コマンド”）ｌｃ
ＩＲＲｃｋ発行することによりＤ−ＦＦ６３のＱはＬ”
になり、ＪＫ−ＦＦ６２とＩ）−ＦＦ’ｔリセットし、
初期状態に戻る。
要が発生すると、メインＣＰＵは、信号ＭＢφをＨ”に
してコマンド・レジスタ・ライ） ・コ−ｒｙ ド＊、
ＣＯＭＷＣｋ発行Ｌ”？：Ｄ−ＦＦ ５１のＱ’に′Ｌ
”にする。これによりサブＣＰＵは、コマンド・レジス
タ５がＨ″になったこと全認識して処理を開始する。サ
ブＣＰＵは、処理を終了すると、信号ＬＢｄｆｒ”Ｈ”
にしてインターラット・リクエスト・コマンド＊ＩＲＲ
Ｑ’ｔ−発行してＪＫ−ＦＦ６２のＱ、Ｑを夫々”Ｈ”
、Ｌ″にする。これにより、信号ＩＲはＨＩ＋になり割
込みがメインＣＰＵに発生する。またＪＫ−ＦＦ６２の
ＱがＬ”になったことによりコマンド・レジスタ５はリ
セットされろ。メインＣＰＵが割込み処理ルーチンの中
でサブＣＰＵ割込レジスタ・リード・コマンド”）ｌｃ
ＩＲＲｃｋ発行することによりＤ−ＦＦ６３のＱはＬ”
になり、ＪＫ−ＦＦ６２とＩ）−ＦＦ’ｔリセットし、
初期状態に戻る。
以上の説明から明らかなように、本発明によれば、サブ
ＣＰＵがコマンド待ちの状態で１トユ、メイン・バス全
使用しないために、メインＣＰＵはメイン・バス塗専用
でき、高速に動作できる。また・サブＣＰＵに起動を指
示するためのハードウェア量を少なくすることができる
。
ＣＰＵがコマンド待ちの状態で１トユ、メイン・バス全
使用しないために、メインＣＰＵはメイン・バス塗専用
でき、高速に動作できる。また・サブＣＰＵに起動を指
示するためのハードウェア量を少なくすることができる
。
第１図は本発明の１実施例システム構成金示す図、第２
図は木兄、明で使用される各レジスタの具体的な１実施
例構成を示す図である。 １・・・メインＣＰＵ （メイン・プロセッサ・ユニッ
ト）、２・・・サブＣＰＵ、３・・・メイン・メモリ、
４・・・ローカル・メモリ、５・・・コマンド−レジス
タ、６・・・サブＣＰＵ割込みレジスタ、７・・・メイ
ン・バス、８・・・サブＣＰＵローカル・パス、５１（
！：６３・・・Ｄ−ＦＦ、５２と６４・・・アンド・ゲ
ート、５３と６１は３ステート・バッファ、６２・・・
ＪＫ−ＦＦ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 □
図は木兄、明で使用される各レジスタの具体的な１実施
例構成を示す図である。 １・・・メインＣＰＵ （メイン・プロセッサ・ユニッ
ト）、２・・・サブＣＰＵ、３・・・メイン・メモリ、
４・・・ローカル・メモリ、５・・・コマンド−レジス
タ、６・・・サブＣＰＵ割込みレジスタ、７・・・メイ
ン・バス、８・・・サブＣＰＵローカル・パス、５１（
！：６３・・・Ｄ−ＦＦ、５２と６４・・・アンド・ゲ
ート、５３と６１は３ステート・バッファ、６２・・・
ＪＫ−ＦＦ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 □
Claims (1)
- メイン・プロセッサ・ユニット１メイン・メモリ、サブ
・プロセッサ・ユニット、及びローカル・メモリを備え
、上記メイン・プロセッサ・ユニットからの起動の指示
に従りて上記サブ・プロセッサ・ユニットが所定の処理
全実行するようになった計算機システムにおいて、コマ
ンド・レジスタと割込みレジスタとを設けると共に、上
記メイン・プロセッサ・ユニットは、上記サブ・プロセ
ッサ・ユニットに処理を依頼する必要が生じると１上記
メイン・メモリにコマンドとデータを用意して上記処理
を依頼すること全示す情報全上記コマンド・レジスタに
セットするように構成され、上記サブ・プロセッサ・ユ
ニットは、上記メイン・プロセッサ・ユニットからのコ
マンド待ちの状態ではローカル・バスを通して上記コマ
ンド・レジスタ全リードし１上記コマンド・レジスタが
セットされると１メイン・バスｗＡして上ａ己メイン・
メモリをリードし、上記ローカル・メモリケ使用して依
頼された処理？実行し、当該処理が終了すると、上記メ
イン・メモリに処理結果をライトし、上記処理が終了し
たこと全示す情報を上記割込みレジスタにセットして上
記メイン・プロセッサ・ユニットに割込みをかけること
によって処理の終了全通知するように′Ｉｎ成されたこ
と全特徴とするサブ・プロセッサ・斗ニット通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229483A JPS6043770A (ja) | 1983-08-19 | 1983-08-19 | サブ・プロセツサ・ユニツト通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229483A JPS6043770A (ja) | 1983-08-19 | 1983-08-19 | サブ・プロセツサ・ユニツト通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043770A true JPS6043770A (ja) | 1985-03-08 |
| JPS6411984B2 JPS6411984B2 (ja) | 1989-02-28 |
Family
ID=15537381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15229483A Granted JPS6043770A (ja) | 1983-08-19 | 1983-08-19 | サブ・プロセツサ・ユニツト通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260263A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | マルチプロセツサによるプログラム制御方式 |
| JP2006280474A (ja) * | 2005-03-31 | 2006-10-19 | Daiman:Kk | 遊技機における払出制御技術 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
-
1983
- 1983-08-19 JP JP15229483A patent/JPS6043770A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
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|---|---|---|---|---|
| JPS62260263A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | マルチプロセツサによるプログラム制御方式 |
| JP2006280474A (ja) * | 2005-03-31 | 2006-10-19 | Daiman:Kk | 遊技機における払出制御技術 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411984B2 (ja) | 1989-02-28 |
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