JPS6043856A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6043856A JPS6043856A JP58152648A JP15264883A JPS6043856A JP S6043856 A JPS6043856 A JP S6043856A JP 58152648 A JP58152648 A JP 58152648A JP 15264883 A JP15264883 A JP 15264883A JP S6043856 A JPS6043856 A JP S6043856A
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- JP
- Japan
- Prior art keywords
- electrode
- film
- gate electrode
- transfer gate
- substrate
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の改良に関する。
従来、半導体装置例えば１容量１スイツチトランジスタ
を有するダイナミック型の半導体メモリとしては、第１
図に示すものが知られている。
を有するダイナミック型の半導体メモリとしては、第１
図に示すものが知られている。
図中の１は、例えばＰ型の半導体基板であシ、表面に素
子分離領域２が形成されている。この素子分離領域２で
囲まれた島領域３の所定の表面には、Ｎ＋層４が形成さ
れている。前記基板１上には、容量電極５が絶縁膜６を
介して一部が前記素子分離領域２上に延在するように設
けられて込る。前記容量電極５の周囲にはＳ １０２膜
８が設けられている。前記耐層４の一部を含む基板１上
には、スイッチングトランジスタの一部を構成するトラ
ンスファゲート電極９がゲート絶縁膜１０を介して一部
が前記容量電極５上に延在するように設けられている。
子分離領域２が形成されている。この素子分離領域２で
囲まれた島領域３の所定の表面には、Ｎ＋層４が形成さ
れている。前記基板１上には、容量電極５が絶縁膜６を
介して一部が前記素子分離領域２上に延在するように設
けられて込る。前記容量電極５の周囲にはＳ １０２膜
８が設けられている。前記耐層４の一部を含む基板１上
には、スイッチングトランジスタの一部を構成するトラ
ンスファゲート電極９がゲート絶縁膜１０を介して一部
が前記容量電極５上に延在するように設けられている。
このトランス７アダート電極９等を含む全面には層間絶
縁膜１１が設けられている。前記１層４の一部に対応す
る層間絶縁膜１１にはコンタクトホール１２が設けられ
、このコンタクトホール１２には前記Ｎ＋層４に接続す
る取出し電極１３が設けら九ている。
縁膜１１が設けられている。前記１層４の一部に対応す
る層間絶縁膜１１にはコンタクトホール１２が設けられ
、このコンタクトホール１２には前記Ｎ＋層４に接続す
る取出し電極１３が設けら九ている。
しかしながら、前述した構造の半導体メモリーＩｃヨレ
ｔ、ｊ：、デバイスの集積化なされると込う長所を有す
るものの、スイッチングトランジスタのダート長（Ｌ）
が容量電極５に対する整合技術によって決定されるため
、ダート長の制御が困難となシ、微細なトランジスタを
有する半導体メモリには不向きである。
ｔ、ｊ：、デバイスの集積化なされると込う長所を有す
るものの、スイッチングトランジスタのダート長（Ｌ）
が容量電極５に対する整合技術によって決定されるため
、ダート長の制御が困難となシ、微細なトランジスタを
有する半導体メモリには不向きである。
このよう表ことから、最近、第２図に示すような半導体
メモリが知られている。即ち、この半導体メモリは、ト
ランスファダート電極９′ヲ容量電極５上に延在せずに
、スイッチングトランジスタが島領域３表面のＮ＋ｌ（
ドレイン）１４全介して容量電極５に結合される構造と
なっている。なお、かかる構造の場合、Ｎ＋層４をソー
スと呼ぶ。しかしながら、第２図図示の半導体メモリは
、ダート両端の島領域３にソース、ドレイン４．１４が
設けられた構造となっているため、容量が小さいととも
に、ダート長が１．０μｍ程度まで短縮化された場合、
ショートチャネル効果が大きくなるという欠点金有する
。
メモリが知られている。即ち、この半導体メモリは、ト
ランスファダート電極９′ヲ容量電極５上に延在せずに
、スイッチングトランジスタが島領域３表面のＮ＋ｌ（
ドレイン）１４全介して容量電極５に結合される構造と
なっている。なお、かかる構造の場合、Ｎ＋層４をソー
スと呼ぶ。しかしながら、第２図図示の半導体メモリは
、ダート両端の島領域３にソース、ドレイン４．１４が
設けられた構造となっているため、容量が小さいととも
に、ダート長が１．０μｍ程度まで短縮化された場合、
ショートチャネル効果が大きくなるという欠点金有する
。
一般に、フォトリソグラフィー技術によって決定される
最短ダート・トランジスタの短チヤネル効果を防止する
手段としては、ソース、ドレイン４．１４’ｚ形成する
場合に発生する横方向の拡散（即ち、ダート端部よシ内
側に拡散するｒ層の形成）を防止することが有力である
。
最短ダート・トランジスタの短チヤネル効果を防止する
手段としては、ソース、ドレイン４．１４’ｚ形成する
場合に発生する横方向の拡散（即ち、ダート端部よシ内
側に拡散するｒ層の形成）を防止することが有力である
。
このため、近年においては、イオン注入法等によシ拡散
係数の小さな砒素をｎ型不純物として用い、０．１−〜
０，３μｍ０層の浅い接合層を形成する方法が試みられ
ている。しかしながら、こうした方法によれは、浅い接
合層はその比抵抗も高く、トランジスタのソース、ドレ
イン４゜１４に直夕ＩＩ′ＪＪｆ、抗を形成し、動作上
好ましくない。
係数の小さな砒素をｎ型不純物として用い、０．１−〜
０，３μｍ０層の浅い接合層を形成する方法が試みられ
ている。しかしながら、こうした方法によれは、浅い接
合層はその比抵抗も高く、トランジスタのソース、ドレ
イン４゜１４に直夕ＩＩ′ＪＪｆ、抗を形成し、動作上
好ましくない。
また、接合層は応々にして電極配線としてもルーられる
ので、拡散層は信号を遅延させるので好１しくない。こ
のような観点から、現在の半導体メモリでは総合的な最
適化が行われ、Ｎ＋層においては例えば接合深さ０．３
μｍ１比抵抗５０Ω／口の値が採用されている。
ので、拡散層は信号を遅延させるので好１しくない。こ
のような観点から、現在の半導体メモリでは総合的な最
適化が行われ、Ｎ＋層においては例えば接合深さ０．３
μｍ１比抵抗５０Ω／口の値が採用されている。
また、不純物の横方向の拡散の防止ひいてはショートチ
ャネル効果の防止という観点から、図示しないが、トラ
ンスファダート電極の側壁にＳ ｉ Ｏ２膜等の絶縁体
を設けてイオン注入時のマスクとし、横方向の拡散を実
質的に防止しようとする手段が採られている。しかしな
がら、かかる方法によれば、側壁部を十分覆うように拡
散層全深くしなければならないため、ダート長が１，０
μｎ１程度まで短縮したデバイスではソース、ドレイン
領域間のノ４ンチスルー電圧が低下するという欠点を有
する。更に、接合層が浅く即ち横方向拡散長が短い場合
には、側壁によってチャンネル領域とソース、ドレイン
が分離されるという欠点を有する。
ャネル効果の防止という観点から、図示しないが、トラ
ンスファダート電極の側壁にＳ ｉ Ｏ２膜等の絶縁体
を設けてイオン注入時のマスクとし、横方向の拡散を実
質的に防止しようとする手段が採られている。しかしな
がら、かかる方法によれば、側壁部を十分覆うように拡
散層全深くしなければならないため、ダート長が１，０
μｎ１程度まで短縮したデバイスではソース、ドレイン
領域間のノ４ンチスルー電圧が低下するという欠点を有
する。更に、接合層が浅く即ち横方向拡散長が短い場合
には、側壁によってチャンネル領域とソース、ドレイン
が分離されるという欠点を有する。
本発明は上記事情に鑑みてなされたもので、トランス７
アダート電極９傍の基板部分を低不純物濃度にして短チ
ャンネル効果、ノクンチスルー電圧の低下及びトランス
ファダート電極のダート長の実質的な長さを制御性よく
するとともに、容量電極をトランスファダート電極と自
己整合で形成して容量の増大と高集積化をなしえる半導
体装ｆｔ’ｅ−提供することを目的とするものである。
アダート電極９傍の基板部分を低不純物濃度にして短チ
ャンネル効果、ノクンチスルー電圧の低下及びトランス
ファダート電極のダート長の実質的な長さを制御性よく
するとともに、容量電極をトランスファダート電極と自
己整合で形成して容量の増大と高集積化をなしえる半導
体装ｆｔ’ｅ−提供することを目的とするものである。
本発明は、第１導電型の半導体基板と、この基板上にダ
ート絶縁膜を介して設けられたトランスファグート電極
と、このダート電極の側壁に形成されたダート絶縁膜よ
シ厚い絶縁膜、前記基板上に絶縁膜を介して設けられる
とともに一部が前記ダート電極上に厚い絶縁♂Ｖ介して
設けられた容量電極と、この容量電極と反対側のダート
電極近傍の基板表面に設けられた第２導電壓の低濃度の
第１の不純物層と、前記容量電極と反対側でかつダート
電極から遠ざかる基板表面に前記第１の不純物層と隣接
して設けられた第２導電型の高濃度の記２の不純物層と
を具備することを特徴とし、既述した目的を達成するこ
とを骨子とするものである。
ート絶縁膜を介して設けられたトランスファグート電極
と、このダート電極の側壁に形成されたダート絶縁膜よ
シ厚い絶縁膜、前記基板上に絶縁膜を介して設けられる
とともに一部が前記ダート電極上に厚い絶縁♂Ｖ介して
設けられた容量電極と、この容量電極と反対側のダート
電極近傍の基板表面に設けられた第２導電壓の低濃度の
第１の不純物層と、前記容量電極と反対側でかつダート
電極から遠ざかる基板表面に前記第１の不純物層と隣接
して設けられた第２導電型の高濃度の記２の不純物層と
を具備することを特徴とし、既述した目的を達成するこ
とを骨子とするものである。
以下、本発明の一実施例に係るＮ−チャネル型の半導体
メモリーラ製造工程顔に第３図（、）〜（ｇ）を参照し
て説明する。
メモリーラ製造工程顔に第３図（、）〜（ｇ）を参照し
て説明する。
〔ｉ）まず、例えばＰ型のＳｔ基板２１表面に選択酸化
法によ多素子分離領域２２を形成した。
法によ多素子分離領域２２を形成した。
なお、この素子分離領域２２で囲まれた基板２１表面は
、島領域２３となる（第３図（、）図示）。
、島領域２３となる（第３図（、）図示）。
つづいて、島領域２３上の所定部分に熱酸化法、ＣＶＤ
法等によシ、厚さ２００Ｘのダート絶縁膜２４、厚さ３
０００Ｘの不純物を含む多結晶シリコンからなるトラン
スファダート電極２５、及び厚さ３０００Ｘの第１の８
１０２膜２６を順次形成した。
法等によシ、厚さ２００Ｘのダート絶縁膜２４、厚さ３
０００Ｘの不純物を含む多結晶シリコンからなるトラン
スファダート電極２５、及び厚さ３０００Ｘの第１の８
１０２膜２６を順次形成した。
次いで、前記５１０２膜２６′ｆｔマスクとして島領域
２３表面にｎ型禾純物例えば砒素を加速電圧た（ ｇｐ
、 ３図１（ｈ）図示）。更に、全面にＣＶＤ法によシ
厚さ約３０００Ｘの陵化Ｐｚｓを形成した（第３図（ｃ
）図示）。
２３表面にｎ型禾純物例えば砒素を加速電圧た（ ｇｐ
、 ３図１（ｈ）図示）。更に、全面にＣＶＤ法によシ
厚さ約３０００Ｘの陵化Ｐｚｓを形成した（第３図（ｃ
）図示）。
〔１１〕次に、前記酸化膜゛２８をＣＦ ２／Ｈ２のガ
ス雰囲気中で反心性イオンエップーング（ＲＩＥ）によ
り、エツチング除去し、前ｉ１１ケ゛−ト酸化Ｎ、？４
、）だ（第３図（ｄ）図示）。つづいて、露出する島領
域２３上に厚さ１００Ｘの第２の８１０２胎２９を熱酸
化法によシ形成した後、全面に厚さ３０００Ｘの多結晶
シリコン層３０ ’ｉ ＣＶＤ法により形成した（第３
図（、）図示）。次いで、写真蝕刻法によシ、前記多結
晶シリコン層３０を選択的にエツチング除去し、一部が
素子分離領域２２上に延出するとともに、前記トランス
ファゲート電極２５の一部上にも第１のＳ ｉ Ｏ２膜
２６及び残存酸化膜２８／會介して延出した容量電極３
１を形成した０なお、容量電極３１はトランスファゲー
ト電極２５に対し自己整合的に形成された。更に、この
容量電極３ノ、第１の５ｉ０２膜２６及び残存酸化膜２
８′ヲマスクとして島領域２２表面に砒素を加速電圧４
０ｋＶ、ドーズ量１×１０ ／′ｃｒｎでイオン注入し
高濃度で深いＮ”Ｗ層３２を形成した・その結果、前記
トランスファダート電極２゛５近傍が浅くかつ低濃度で
、゛その他の領域が深くかつ高濃度のＮ型の拡散領域３
３全形成した（第ａ 図（ｆ）図示） 、 更Ｋ、全面
にｃｖＤ−ｓｉｏ□膜３４ｔ−形成した後、前記拡散領
域３３の一部に対応するＣＶＤ−８ｉ Ｏ２膜３４、第
２のＳｉＯ２膜２９全２９全開孔ンタクトホール３５を
形成した。しかる後前記ＣＶＤ−Ｓ ｉ Ｏ２膜３４上
にこのコンタクトホール３５を介して拡散領域３３に接
続する取出し電極３６全形成して半導体メモリーを製造
した（第３図（ｇ）図示）。
ス雰囲気中で反心性イオンエップーング（ＲＩＥ）によ
り、エツチング除去し、前ｉ１１ケ゛−ト酸化Ｎ、？４
、）だ（第３図（ｄ）図示）。つづいて、露出する島領
域２３上に厚さ１００Ｘの第２の８１０２胎２９を熱酸
化法によシ形成した後、全面に厚さ３０００Ｘの多結晶
シリコン層３０ ’ｉ ＣＶＤ法により形成した（第３
図（、）図示）。次いで、写真蝕刻法によシ、前記多結
晶シリコン層３０を選択的にエツチング除去し、一部が
素子分離領域２２上に延出するとともに、前記トランス
ファゲート電極２５の一部上にも第１のＳ ｉ Ｏ２膜
２６及び残存酸化膜２８／會介して延出した容量電極３
１を形成した０なお、容量電極３１はトランスファゲー
ト電極２５に対し自己整合的に形成された。更に、この
容量電極３ノ、第１の５ｉ０２膜２６及び残存酸化膜２
８′ヲマスクとして島領域２２表面に砒素を加速電圧４
０ｋＶ、ドーズ量１×１０ ／′ｃｒｎでイオン注入し
高濃度で深いＮ”Ｗ層３２を形成した・その結果、前記
トランスファダート電極２゛５近傍が浅くかつ低濃度で
、゛その他の領域が深くかつ高濃度のＮ型の拡散領域３
３全形成した（第ａ 図（ｆ）図示） 、 更Ｋ、全面
にｃｖＤ−ｓｉｏ□膜３４ｔ−形成した後、前記拡散領
域３３の一部に対応するＣＶＤ−８ｉ Ｏ２膜３４、第
２のＳｉＯ２膜２９全２９全開孔ンタクトホール３５を
形成した。しかる後前記ＣＶＤ−Ｓ ｉ Ｏ２膜３４上
にこのコンタクトホール３５を介して拡散領域３３に接
続する取出し電極３６全形成して半導体メモリーを製造
した（第３図（ｇ）図示）。
本発明に係る半導体メモリーは、第３図（ｇ）に示す如
く、素子分離領域２２で囲まれた８１基板２１の島領域
２３上の所定部分にダート絶縁膜２４’ｆｃ介り、てト
ランスファダート電極２５を設け、島領域２３上に容量
電極３ノを一部がトランスファダート電極２５上に残存
酸化膜２８′、第１の５ｌＯ２膜２６を介して延在する
ように設け、更に前記容量電極３１と反対側のトランス
ファゲート電極２５近傍の島領域２３表面に浅くかつ低
濃度で、その他の領域が深くかつ高濃度の拡散領域３３
を設けた構造となっている。
く、素子分離領域２２で囲まれた８１基板２１の島領域
２３上の所定部分にダート絶縁膜２４’ｆｃ介り、てト
ランスファダート電極２５を設け、島領域２３上に容量
電極３ノを一部がトランスファダート電極２５上に残存
酸化膜２８′、第１の５ｌＯ２膜２６を介して延在する
ように設け、更に前記容量電極３１と反対側のトランス
ファゲート電極２５近傍の島領域２３表面に浅くかつ低
濃度で、その他の領域が深くかつ高濃度の拡散領域３３
を設けた構造となっている。
しかして、本発明によれば、容量電極３１と反対側のト
ランス７アダート電極２５近傍の島領域２３表面に、拡
散領域３３の一部をなすＮ型層２７２が設けられている
ため、短チャンネル効果、ノリチスルー電圧め低÷ｆす
るとともに、トランスファダート電極２５の実質的なゲ
ート長の制御性全良好にできる。
ランス７アダート電極２５近傍の島領域２３表面に、拡
散領域３３の一部をなすＮ型層２７２が設けられている
ため、短チャンネル効果、ノリチスルー電圧め低÷ｆす
るとともに、トランスファダート電極２５の実質的なゲ
ート長の制御性全良好にできる。
マタ、トランス７丁ダート電極２５をスイッチングトラ
ンジスタの一部とし、容量電極３ノ全容量の一部として
用いるとともに、容量電極３１をトランスファダート電
極２５に対して自己整合的に形成できるため、容量の増
大化と素子の高集積化が可能となる。
ンジスタの一部とし、容量電極３ノ全容量の一部として
用いるとともに、容量電極３１をトランスファダート電
極２５に対して自己整合的に形成できるため、容量の増
大化と素子の高集積化が可能となる。
なお、上記実施例では、トランスファダート電極、容量
電極の材料として、多結晶シリコンを用いたが、これに
限らず、Ｍｏ ＃ Ｗ等の高融点金属あるいは高融点金
属との７リサイド化合物等を用いてもよい。
電極の材料として、多結晶シリコンを用いたが、これに
限らず、Ｍｏ ＃ Ｗ等の高融点金属あるいは高融点金
属との７リサイド化合物等を用いてもよい。
′また、上記実施例では、ダート絶縁膜、及びＳｔ基板
と容量電極間に設けられた絶縁膜として、Ｓ ｉＯ２膜
を用いたが、これに限らず、Ｓｌ、Ｎ４膜、Ａｔ２０３
咬、Ｔａ２０５膜、これらの積層膜及びこれらの混合膜
を用いてもよい。
と容量電極間に設けられた絶縁膜として、Ｓ ｉＯ２膜
を用いたが、これに限らず、Ｓｌ、Ｎ４膜、Ａｔ２０３
咬、Ｔａ２０５膜、これらの積層膜及びこれらの混合膜
を用いてもよい。
更に、上記実施例でｉ１半導体装置として、Ｎ−チャネ
ル型の半導体メモリの場合について述べたが、これに限
らず、Ｐ−チャネル型の半導体メモリにも同様に適用で
きる〇 〔発明の効果〕 以上詳述した如く、本発明によれば、短チャンネル効果
、パンチスルー電圧の低下及びトランスファダート電：
匣のゲート長を制御できるとともに、容量の増大、高集
積化をなし得る半導体装置を提供できるものである。
ル型の半導体メモリの場合について述べたが、これに限
らず、Ｐ−チャネル型の半導体メモリにも同様に適用で
きる〇 〔発明の効果〕 以上詳述した如く、本発明によれば、短チャンネル効果
、パンチスルー電圧の低下及びトランスファダート電：
匣のゲート長を制御できるとともに、容量の増大、高集
積化をなし得る半導体装置を提供できるものである。
第１図及び第２図は従来の半導体メモリーの断面図、第
３図（、）〜（ｇ）は本発明の一実施例に係る半導体メ
モリーラ製造工程順に示す断面図である。 ２ノ・・・Ｓｔ基板（半導体基板）、２２・・・素子分
離領域、２３・・・島領域、２４・・・ダート絶縁膜、
２５・・・トランスファゲート電極、２６．２９・・・
Ｓ ｉ Ｏ２膜、２７１．２７２ ．３２・・・Ｎ型層
、２８・・・酸化膜、２８′・・・残存酸化膜（厚い絶
縁体つ、３０・・・多結晶シリコン層、３）・・・容量
電極、３３・・・拡散領域、３４・・・ＣＶＤ−８１０
□膜、３５・・・コンタクトホール、３６・・・取出し
電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 ８ 第３図
３図（、）〜（ｇ）は本発明の一実施例に係る半導体メ
モリーラ製造工程順に示す断面図である。 ２ノ・・・Ｓｔ基板（半導体基板）、２２・・・素子分
離領域、２３・・・島領域、２４・・・ダート絶縁膜、
２５・・・トランスファゲート電極、２６．２９・・・
Ｓ ｉ Ｏ２膜、２７１．２７２ ．３２・・・Ｎ型層
、２８・・・酸化膜、２８′・・・残存酸化膜（厚い絶
縁体つ、３０・・・多結晶シリコン層、３）・・・容量
電極、３３・・・拡散領域、３４・・・ＣＶＤ−８１０
□膜、３５・・・コンタクトホール、３６・・・取出し
電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 ８ 第３図
Claims (3)
- （１）少なくとも１組のＭＯ８容量とトランジスタを有
する半導体装置において、第１導電型の半導体基板と、
この基板上にダート絶縁膜を介して設けられたトランス
ファダート電極と、ここの容量電極と反対側のダート電
極近傍の基板表面に設けられた第２導電型の低濃度の第
１の不純物層と、前記容量電極と反対側でかつダート電
極から遠ざかる基板表面に前記第１の不純物層と隣接し
て設けられた第２尋電型の高濃度の第２の不純物層とを
具備することを特徴とする半導体装置。 - （２）ダート電極、容量電極の材料として多結晶シリコ
ン、高融点金属あるいは高融点金属とのシリサイド化合
物を用いること’に％徴とする特許請求の範囲第１項記
載の半導体装置。 - （３）厚い絶縁体睦基板と容量電極間に設けら／ゝ れた絶縁膜としてｓ ｉｏ２膜、Ｓ ｉ 、Ｎ４膜、Ａ
ｔ２０３膜、これらの積層膜及びこれらの混合物膜を用
いること’に％徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152648A JPS6043856A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152648A JPS6043856A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043856A true JPS6043856A (ja) | 1985-03-08 |
Family
ID=15545008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152648A Pending JPS6043856A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043856A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102272A (en) * | 1979-01-31 | 1980-08-05 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of fabricating mos semiconductor device |
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS58118141A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | 半導体記憶装置 |
-
1983
- 1983-08-22 JP JP58152648A patent/JPS6043856A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102272A (en) * | 1979-01-31 | 1980-08-05 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of fabricating mos semiconductor device |
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS58118141A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | 半導体記憶装置 |
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