JPH0284764A - 半導体装置 - Google Patents

半導体装置

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JPH0284764A
JPH0284764A JP62335886A JP33588687A JPH0284764A JP H0284764 A JPH0284764 A JP H0284764A JP 62335886 A JP62335886 A JP 62335886A JP 33588687 A JP33588687 A JP 33588687A JP H0284764 A JPH0284764 A JP H0284764A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、特にＭＭＩ
Ｃの製造におけるＦＥＴドレインバイアス電流値の自動
調節方法に関するものである。
〔従来の技術〕
従来の技術の例を第５図〜第８図を用いて説明する。
第６図は従来の１段負帰還増幅器の回路構成を、第５図
は該回路のチップパターンを示し、図において４は増幅
用ＦＥＴ、２０はチップ、１１ａ。
１３ａ、１５ａは外部接続端子、ｌｌｂ、１３ｂ。
１５ｂは内部電極パッド、Ｓ、・−Ｄはソース、ドレイ
ンオーミック電極、Ｇはゲート電極、２１は電極間を接
続する配線、ＲＬ　＋　ＲＨ＋　Ｒ１１は拡散抵抗、２
２は外部接続端子及び内部電極パッド間を接続する金線
である。
また第７図は上記増幅器のＤＣ特性を示す図、第８図は
第５図の■−■線断面図であり、図中１は半絶縁性Ｇａ
Ａｓ基板、２ａは該基板表面にｎ形不純物Ｓｉを選択的
にイオン注入して形成された活性層（層厚０．３〜０．
７μｍ）、２は該基板上に設けられたソース、ドレイン
オーミンク電極（Ｓ、Ｄ）、３ａは該両電極間に形成さ
れたリセス溝（深さ０．２〜０．４μｍ）、３は該リセ
ス溝３ａ内に形成されたゲートショットキー金属（Ｇ）
であり、これらにより増幅用ＦＥ７４が構成されている
。
通常ＭＭＩＣを製造する際、トランジスタとして上述の
ようなリセスを有するＭＥＳＦＥＴ４を採用することが
しばしば行われており、このＭＭＩＣの製造方法では、
半導体基板１の表面に活性層２ａを形成し、ソース・ド
レイン電極２を取り付けた後、該両電極間の表面領域の
一部を湿式のエツチングにより堀込んで上記リセス部３
ａを形成している。
〔発明が解決しようとする問題点〕
ところが、湿式のエツチングでは液の組成が不均一であ
ったり、少しの温度差によりエツチング速度が変わった
りする、つまり制御性があまりよくないため、ウェハ間
、ロフト間で上記リセス溝３ａの深さを等しく製造する
ことが非常に困難であり、第８図（ａ）、　（Ｉｌｌｌ
に示す様にＭＥＳＦＥＴ部はウェハ間、ロフト間でリセ
ス深さｄｒが異なり（この場合ｄｒ、＜ｄｒ、）、この
結果第７図（ａ）。
（ｂ）に示す様に、リセスが浅い場合（第８図（ａ））
のＦＥＴ飽和電流Ｉ　Ｏ！！＋は大きく、リセスが深い
場合（第８図（ト）））のＦＥＴ飽和電流Ｉ　０３３１
は小さくなる。
この様な飽和電流Ｉ　Ｏ８３の異なるＦＥＴが第６図に
示す増幅回路に採用されている場合、同一のドレインバ
イアス＋ＶＤｔｌ、ゲートバイアスｖｍ（＝　　Ｖａｎ
）下においてバイアス点Ｑは第７図（ａ）の特性では点
Ｑ　ｔ、第７図（ｂ）の特性では点Ｑｇとなり、半導体
装置毎に異なることとなる。つまり同一のバイアス電圧
−Ｖａａを加えたのにもかかわらず、動作電流１．、動
作電圧Ｖ、が第７図（５）ではＩｊｌ＋ｖ０い第７同価
）では１０ｔ＋　Ｖ（１！となり、この結果該半導体装
置の入出力特性がばらつくという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、増幅器を構成するＦＥＴの飽和電流値（Ｉ　
Ｄｓｓ　ｆｌ）にかかわりなく、該増幅器のバイアス点
が常に一定となるよう該増幅用ＦＥＴを製造することが
できる半導体装置の製造方法を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体装置の製造方法は、増幅器を構成
する増幅用ＦＥＴのゲートリセスエツチングと、該増幅
ＪＩＩＦＥＴのゲートバイアス用ＦＥＴのゲートリセス
エツチングとを同時に行うようにしたものである。
〔作用〕
この発明においては、増幅器を構成する増幅用ＦＥＴの
ゲートリセスエツチングと、該増幅用ＦＥＴのゲートバ
イアス用ＦＥＴのゲートリセスエツチングとを同時に行
うようにしたから、リセス深さが所定の深さより深（、
あるいは浅くなった場合、増幅用ＦＥＴでは飽和電流が
減少、あるいは増加し、バイアス用ＦＥＴではゲートバ
イアス電圧が正方向、あるいは負方向にシラトすること
となり、これにより上記増幅器のバイアス電位を常に一
定にすることができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＭＥＳＦＥＴを用い
た増幅器のチップパターンを、第２図は該増幅器の回路
構成を示し、図において第５図、第６図と同一符号は同
一のものを示し、５ば増幅用ＦＥＴ４の近傍に配置され
、該ＦＥＴ４のバイアス抵抗として用いるバイアス用Ｆ
ＥＴであり、そのゲート　ソース間は配線２１により短
絡されている。１２ａ、１４ａは外部接続端子、１２ｂ
。
１４ｂは内部電極パッド、Ｒ□、ＲＳＳは拡散抵抗であ
る。また第３図は上記増幅器のＤＣ特性図、第４図は第
１図のｎ−ｎ線断面図である。
次に製造方法について説明する。
まず、半絶縁性ＧａＡｓ基板１の表面領域にシリコン等
を選択的にイオン注入して増幅用、及びバイアス用ＦＥ
Ｔのｎ形能助層１ａｓ及び１ｂを形成した後、基板１の
それぞれの能動層１ａ、ｌｂ上にソース、ドレイン電極
２ａ、２ｂを形成する。その後各能動層１ａ、ｌｂのソ
ース、ドレイン電極間の表面領域の一部を選択的に同時
にエツチングしてリセス２ａ、２ｂを形成し、該リセス
２ａ、　　２ｂ内にゲートショットキー金属３ａ、３ｂ
を形成する。
このように本実施例では、増幅用ＭＥＳＦＥＴ４とバイ
アス用ＭＥＳＦＥ７５のリセスエッチを同時に行うので
、ＦＥＴ４のリセスが浅過ぎてソース・ドレイン電流（
■。、）が大きくなり過ぎてしまった場合（第４図（ａ
ｌ）、抵抗用ＦＥＴ５のリセス深さも同じたけ浅く形成
されることとなり、該ＦＥＴ５の抵抗分は小さくなる。
その結果、規定のバイアス電圧Ｖ□（−−Ｖ。。）を印
加した場合ゲートバイアス電圧が負にシフトして、増幅
用ＦＥＴ４の大きくなり過ぎたｌ６１１分をキャンセル
でき、増幅器のバイアス点Ｑ、を第３図ｔ８）に示すよ
うには所望の位置に戻すことができる。
逆に、ＦＥＴ４のリセスが深くなり過ぎてしまった場合
（第４図（ｂ））、抵抗用ＦＥＴ５のリセス深さも同じ
だけ深く形成されることとなり、該ＦＥＴ５の抵抗分は
大きくなる。その結果、規定のバイアス電圧Ｖｍｍ　（
−−Ｖｓａ）を印加した場合、ゲートバイアス電圧が正
にシフトして、増幅用ＦＥＴ４の小さ（なり過ぎた１１
１８分をキャンセルでき、増幅器のバイアス点Ｑ３を第
３図（′ｂ）に示すように所望の位置に引き上げること
ができる。
この結果増幅用ＦＥＴのｔｏｓ’ｓ値にかかわりなく、
該増幅器のバイアス点を常に一定となるよう該ＦＥＴを
製造することができ、これによりウェハ間、ロフト間で
均一な特性をもつ半導体装置をなお、上記実施例ではバ
イアス回路抵抗としてＭＥＳＦＥＴを用いた場合を示し
たが、これは第１０図に示すように基板の表面領域に拡
散層ＩＣを、該基板上に電極１０を形成してなる拡散抵
抗素子であってもよい。
また、上記実施例では増幅−回路を例にとり説明したが
、増幅回路である必要はなく、例えば第９図に示すよう
な波形整形回路でもよく、ＭＥＳＦＥＴを含む集積回路
であれば、上記実施例のように該ＭＥＳＦＥＴのリセス
エッチ及びそのバイアス回路抵抗のリセストリミングを
同時に行なうことにより上記実施例と同様の効果を得る
ことができる。
〔発明の効果〕
以上のように、この発明に係る半導体装置の製造方法に
よれば、増幅器を構成する増幅用ＦＥＴのゲートリセス
エッチと、該増幅用ＦＥＴのゲートバイアス用回路抵抗
のトリミングエッチとを同時に行うようにしたので、増
幅用ＦＥＴの１０３値にかかわりなく、該増幅器のバイ
アス点を常に一定となるよう上記増幅用ＦＥＴを製造す
ることる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるＭＥＳＦＥＴを用い
た増幅器のチップパターンを示す図、第２図は該増幅器
の回路構成を示す図、第３図は上記増幅器のＤＣ特性図
、第４図は第１図の■−■線断面図、第５図は従来の１
段負帰還増幅器のチップパターンを示す図、第６図は該
１段負帰還増幅器の回路構成を示す図、第７図は該１段
負帰還増幅器のＤＣ特性を示す図、第８図は第５図の■
−■線断面図、第９図は本発明の他の実施例による波形
整形回路を示す図、第１０図は本発明の実施例装置に用
いるバイアス回路抵抗としての拡散抵抗素子の断面構成
図である。 １・・・半絶縁性ＧａＡｓ基板、ｌａ、ｌｂ・・・ｎ形
活性層、１ｃ・・・拡散抵抗素子、２ａ・・・増幅用Ｆ
ＥＴのソース・ドレインオーミンク電極、２ｂ・・・バ
イアス用ＦＥＴ５のソース・ドレインオーミンク電極、
３ａ、３ｂ・・・ゲートショットキー金属、４・・・増
幅用ＦＥＴ、５・・・バイアス抵抗用ＦＥＴ、８ａ、Ｑ
ｂ・・・リセス、１０・・・オーミック電極。 なお、図中同一符号は同−又は相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）基板上にゲートリセス部を有するＭＥＳＦＥＴ及
    び該ＭＥＳＦＥＴのゲートバイアス回路抵抗を形成する
    工程を含む半導体装置の製造方法において、 上記ＭＥＳＦＥＴのゲートリセスエッチと、バイアス回
    路抵抗のトリミングエッチとを同時に行うことを特徴と
    する半導体装置の製造方法。
  2. （２）上記ＭＥＳＦＥＴは増幅用ＭＥＳＦＥＴであり、
    上記ゲートバイアス回路抵抗は上記増幅用ＭＥＳＦＥＴ
    のゲートバイアス用ＭＥＳＦＥＴであり、該増幅用ＭＥ
    ＳＦＥＴの飽和電流のばらつきによる動作点の変動を補
    償できるよう該バイアス用ＭＥＳＦＥＴのリセスエッチ
    を上記増幅用ＭＥＳＦＥＴのリセスエッチと同時に行う
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置の製造方法。
  3. （３）上記バイアス回路抵抗は基板の表面領域にイオン
    注入により形成された拡散抵抗であり、上記増幅用ＭＥ
    ＳＦＥＴの飽和電流のばらつきによる動作点の変動を補
    償できるよう該拡散抵抗のリセスエッチを上記増幅用Ｍ
    ＥＳＦＥＴのリセスエッチと同時に行うことを特徴とす
    る特許請求の範囲第１項記載の半導体装置の製造方法。
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