JPS6043949A

JPS6043949A - バツフア装置

Info

Publication number: JPS6043949A
Application number: JP59131237A
Authority: JP
Inventors: シモン・ウオン; ヴイクトル・スパニヨール
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1983-07-28
Filing date: 1984-06-27
Publication date: 1985-03-08
Also published as: JPH0431216B2; EP0132481B1; EP0132481A1; DE3374256D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は多重化技術を用いて複数のデジタルチャネルか
らのデータを集約し、１本の通信路に乗せて伝送するデ
ジタル型通信システムに関する。

更に詳しくはそのようなシステムにお６ｓでインターフ
ェースとして使用しうるエラスティック（可変サイズ）
バッファに関する。

［従来技術］通信線又はリンクを布設するには多大のコス１へか掛る
ので、既存の設備の能力を増大するための種々の技術が
開発されてきた。その中に多重化（マルチブレキシング
）が含まれる。多重化は複数のチャネル又はそれに接続
された端末機からの゛データを１つの通信リンクで伝送
することを可能にする。

しかし伝送リンクの帯域幅の制限のためノベイナリ・デ
ータは伝送に先立って変調処理を受けなければならない
。そこで特にいわゆる両サイトノベン１〜直交キャリヤ
（１’）　Ｓ　Ｂ　−ＱＣ）変調技術に関心が持たれた
。］）ＳＢ−ＱＣ変調においては、入力チャネルと一緒
に多重化することにより得られたバイナリ・データ又は
ビットの列を、予定の数（Ｎ個）のビットより成る複数
の群に周期的に分割する。そのような各群をＬＬＮビン
１〜″と呼ぶ。

各Ｎビットのデジタル値は２つの直交キャリヤが夫々持
つべき振幅を規定する。２つの振幅変調された直交キャ
リヤの結合により合成される信号は、次にアナログ形で
伝送ラインを介して送られる。

受信端において復調処理及び多重解除処理を行なうこと
により、元のビットに戻して適当な端末機へ送ることが
できる。

変調及び復調処理はいわゆる「多重化回路」を有するい
わゆる「モデム」で実行される。この回路カードは多重
化及び多重解除動作を行ない、人力チャネルへ接続され
た端末機に供給する。「多重チャネル・モデム」又は「
モデム」はモデムそれ自身及び多重化回路カードの両者
より成る綿体を指すのに使用されることがある。

送信端において各データ源又は端末機が夫々の特定の速
さでデータビットを供給する。多重化処理によって作ら
れたＮビットが、変調器自身によって規定される「信号
時刻」と呼ばれる特定の時刻に変調器へ送られる。２つ
の相次ぐ信号時刻間の時間間隔は「ボー周期」と呼ばれ
る。Ｎビットを処理する変調プロセスは、プログラムさ
れたマイクロプロセッサによって通常行なわれる信号処
理動作を含む。マイクロプロセッサに対する各Ｎヒラ１
〜の転送は、マイクロプロセッサがそのような動作のた
めに利用可能になったとき「割込要求」に応答して実行
される入出力（Ｉｌｏ）動作である。かくてＮピッ１−
を多重化回路へ供給するのは、マイクロプロセッサによ
るそれの受取りとは非同期的に行なわれる。データの喪
失を避けるためには、人力ビットの源泉及びＮビットを
集約する装置ｉｆｔ　（モデムのマイクロプロセッサ等
）間のインターフェースとして働らく可変サイズのバッ
ファを多１ｎ化回路カードに設ける必要がある。この理
由で、通常の多重化回路にはいわゆる「エラスティック
」な融通自在のレジスタを設ける。更に正確に説明する
と、各人力チャネルは夫々の特定の速さで関連の端末機
によってビットがロード（装填）されるシフ１−レジス
タを備える。

［発明が解決しようとする問題点コＮビットを形成するために使うすべてのビットはマイク
ロプロセッサによって決定された時刻しこ種々のシフト
レジスタから集められる。「エラスティック（可変サイ
ズ）」なる用語は、ビットをレジスタ中へ送り込んでか
ら出て来るまでの間に可変的な時間が経過する事実を表
わしてＶ）る。エラスティック・レジスタが長ければ長
いほどピッ１〜の喪失する危険は少くなること明らかで
ある。

他方、長いレジスタはコストが嵩みしかも伝送システム
の複雑さを増すので、一般に比較的短しルジスタが使用
されている。もしも、動作条件が変って、より良いレジ
ストを使うことが後発的に可能になったならば、その装
置を製造した工場へ装置を送り返して必要な変更を施さ
なければならなし１　。

既存のモデムは所与の瞬間に唯１つのみが動作可能にな
りうる複数個の端末機へ接続するように改組されている
。更に正確に説明すると、動作可能（アクティブ）なチ
ャネル又は端末機の可能配列個数は改削段階で特定化さ
れ、操作に際して所りの時刻に使用すべき特定の配列が
オペレータによって又は論理装置によって、これらの可
能な配列から選択される。そこでなされた選択はいつで
４、ノ修１［二しうること勿論である。各入力チャネル
と関連したエラスティック・レジスタを使用するな１）
、動作ｕ−ｆ能チャネルの配列の修正に関する限りでは
、システ１１の融通性が制限される。必要に応してその
ような修正に続いてレジスタの動作を管理するためには
複雑な論理装置を使わなければならない。

従って従来技術のものよりも遥かに動作に融通性のある
エラスティック・レジスタと同様な機能を達成しうる装
置を供与することが望まれる。

［問題点を解決するための手段］本発明の目的は、異なったビット率（速度）で動作して
いる複数の端末機の供給するデータピッ１−を非同期的
態様で多重化し且つＮビットの群にまとめるシステムに
おいて使用するエラスティック・バッファを提供するこ
とである。本発明のエラスティック・バッファは入力ポ
インタ及び出力ポインタのレジスタと組合わされたラン
ダムアクセス・メモリと、入力チャネルの選択された各
ル態及び各動作可能チャネルに割当てられたメモ１ノア
ドレスの順序を指示する論理手段とで構成することによ
り、変更容易な可変サイズを実現した。

［実施例］第３図はデジタル通信システムの一般的な形態を示す。

低速データ端末装置（ＤＴＥ）１２〜１７がチャネルＡ
−Ｆ及びインターフェース回路を介して多重チャネル・
モデム３０に接続される。

Ｖ２４インターフェースの名で知られるインターフェー
ス回路は、ＣＣＩＴＴ椎選規格Ｖ２４又ｌま同等な米国
標準規格ＥＩＡ２３２Ｃ４こ従うものである。多重チャ
ネル・モデム３０は高速通信路３２を介してモデム３０
と同様な多重チャネル・モデム３４へ接続される。モデ
ム３４はチャネルＡ〜Ｆと同様なチャネルＡ′〜Ｆ′及
びＶ２４インターフェイスを介してデータ端末装置１２
２−２７へ接続される。

多重チャネル・モデ１１３０及び３４は夫々２つの１：
、要部分から成る。その１つ即ち通信路３２のどちらの
端部にあるかによって３６又は４０の参照番ぢが付され
たものは、多重化装置（又は多重回路カー１〜）より成
るものと考える。参照番号３８又は４２が付された他の
１つはモデムそのものである９、多重モデｌ、　３０及
び３４は例えばＩＢＭ（ヘタ録商標）３８６５モデムで
もよい。多重化装置ｉ’＃　３　Ｅ；及び４０は夫々Ｖ
２４インターフェイス４４又は４６によって、場合によ
り母線４８又は５０によって、関連のモデ１１へ接続さ
れる。

伝送が端末機１２〜１７から端末機２２〜２７ノ＼向け
て伝送か行なわれているものと仮定して動作をｄ）と明
すると、端末機１２〜１７のうちの（Ｍ！！＋作可能な
チャネルに接続された）どれかが供給するヒラ１へを多
重化装置３６が先すＮビットの群に組立てる。−例とし
て、全体的ビット速度１４４００ｂｐｓの６ビツＩ−の
群（Ｎ＝６）が形成されるものと仮定すると、そのよう
な群（即ち「Ｎピッ１〜」）は、「６ビツ１〜」と呼ば
れる。各「６ビツト」又は「Ｎビット」中のビットの構
成（よ動作可能チャネルの選ばれた形態によって決まる
。下ル己の第１表は可能な５つの構成例を示す。この表
（１６つ以上の構成例に拡張可能である。動作可能チャ
ネルの各構成に対する６ビツト内のビットの庫１序むま
、もしもその順序が受信端にお）Ｎで多重角指−除処理
を正しく実行可能なように予め定義づＬｔらオしてし）
るならば、当業者なら本発明に従って容易に変更修正可
能である。

−剃一□」□−−表第４番目の例ではチャネルＡ、Ｂ、Ｃのみが動作可能で
ある。これらのチャネルは夫々７２００ｂｐｓ、４８０
０ｂｐｓ、２４００ｂｐｓのクロック（図示せず）によ
って制御されるピッ１ル速度を有するので、全てのピッ
１〜は１４４００ｂｐｓの見かけ上の全体的速度でモデ
ムにより伝送される６したがって１ボ一周期中に多重化
装置３６は、７２００ｂｐｓで動作してチャネルＡへ接
続されたＤＴＥ　１２から３ビツトを集信し、４８００
ｂｐｓで動作してチャネルＢへ接続されたＤＴＥｌ　３
から２ビツトを朶信し、２４００ｂｐｓで動作してチャ
ネルＣへ接続されたＤ　Ｔ　Ｅ　１４から１ビツトを集
信しなければならない。多重化装置３６の出力で得られ
るこれらの６つのピッＩ〜は１／２４００秒毎（１ボ一
周期毎）にモデム３８へ送られて「６ビツト」を表わす
特定のシンボルを定義づけるように働らく。そのシンボ
ルは次にＤＳＢ−ＱＣ変調を用いて、１／２４００秒の
間隔を有する信号時刻と呼ばれる正規の時間間隔で通信
路４２」二へ送出される。従って通信路３２上のアナロ
ク信号はこれらの信号時刻に情報を運ぶ。受信端におい
てモデム４２が受信信号をサンプルし、運ばれた情報を
そこから抽出する。モデム４２は次にその情報を処理し
て受４ｇされた「６ビツト」を識別し、多重解除処理を
して適切なりＴＥへそのビットを転送する。

送信端においてプログラムされたマイクロプロセッサに
より実行される変調処理は予定の順序で１１なオ〕机な
ければならない。かくてプロセッサがこの動作態様（即
ち１／○動作）の準備を終えるまでは、「６ビツト」を
多重化装置３６からモデＬ、３８へ転送することができ
ない。制御マイクロプロゲラ１１は送信されるべきデー
タの読取りを開始する命令（「送信データを読め」）を
含む。その命令１本マイクロプロセッサの基本サイクル
と考えられる正規の時間間隔で発生されＩ１０動作をボ
ー速度で実行させる。この命令の実行は信号時刻、即ち
「６ビツ１−」が多重化装置３６からモデ１１３８へ転
送される時刻、を正確に規定する。

かくて動作可能端末機は夫々のビット速度で相次ぐ各「
６ビツト」が形成される様にビットを供給し、プロセッ
サは相次ぐ各「６ビツ１〜」をそＪし自身の速度で集信
する。端末機がデータピッ１へを供給する速度とプロセ
ッサが「６ビツト」を集信する速度との間には一定の関
係（ビット速度／ボー速度）が存在するけれども、２つ
の形式の動作が非同期的に実行される事実は残存する。

この様な非同期的な動作から誤動作を生しる機会は、本
発明の伸縮自在バッファによって最少化される。

第２図は第３図の多重化装置３６で使用する本発明の装
置の概略図である。その説明に移る前にＣＣＩＴＴ推選
規格Ｖ２４に従うインターフェイス線の定義（及び略記
号）を示すことにする。

「送信されたデータ（ＴＤ）　Ｊ　：　１１’ｌ’Ｅに
よって発生され且つ送信されるへきデータ信号はこの線
でモデムへ転送される。

［送信要求（ＲＴＳ）Ｊ　：′この線はモデ１１に先ず
送信モードを取らせるため、ＤＴＥが使用する。

［送信準備完了（ＲＦＳ）Ｊ：この線は送信のために準
備されたことをＤＴＥに先ず知られるためモチ１１が使
用する。

第２図では付加記号Ａ、Ｂ、Ｄ、（、Ｅ、及びｌ・゛が
、２４インターフェイス線が関連するチャネルを識）１
！１するため、に記の略記号に付加されている。１例え
ばすへ’ネルＡに関係する線ＲＦＳはＲ１・’ＳＡで示
される。同様にチャネルＡ、Ｂ・・・・等に夫々関連し
たＶ２４インターフェイスはＩＮＴ。

Δ、ＴＮ’ｒ、ｌ’３、・・・・等で示される。最後に
、多重ｒヒ装置；３６をモデム３８に接続する線の略記
号に対しては付加記号Ｍが付加される（例えばＴＤＭ）
、。

ＣＣＩ　Ｔ　”Ｉ’手続に従うと、送信を希望している
端末機と関連したＲＴＳ線の電圧レベルは、通信システ
ムが初期条件づけされたとき零ボルトから予定の正のレ
ベル（上昇レベル）へ変らなければならない。更に詳し
くいえば、成る装置（図示せず）は動作可能チャネルの
選ばれた形態に依存し１−１つ−１−間第１表に従って
、線ＲＴＳＡ−ＲＴＳＦのうちのどれを正のレベル（上
昇レベル）に変えなければならないかを決める。従って
モデム３８はＯＲ回路５２及びその出力線ＲＴ　Ｓ　Ｍ
を介して知らされる。それの送信準備ができるや否や、
モデム３８は線ＲＦＳＭの電圧レベルを」二昇させるが
、論理ゲ−１〜５４．５６．５８．６０．６２、及び６
４が存在するので、ＲＴＳ線が」１昇レベルにある動作
可能チャネルのみがそのＲＦＳ線を上昇レベルにする。

そのときシステムは動作準備が整って、「６ビツト」の
形成及び処理を開始する。

このため多重化装置３６は夫々入力制御装置（ＣＴＲＬ
ＩＮ）７２及び出力制御装置（ＣＴＲＬＯＵＴ）７４に
接続された入力装置（ＲＡＭＩＮ６８）及び出力装置（
ＲＡＭＯＵＴ７０）　と関連したランダムアクセス・メ
モリ（ＲＡＭ６６）を持つ。端末機１２〜１７か１２１
テータビツトを運ぶ線ＴＤＡ、ＴＤ１３、等はメモリ人
力装置６８へ接続される。動作可能なチャネルを選択す
る装置（図示せず）は、その動作可能なチャネルと関連
したＴＤ線上を進むデータ信号のみをメモリへ転送する
のを可能にする。入力！ＩＪ御装置７２は動作可能チャ
ネルからのビットをそれに割当てられたＲＡＭ　６６の
位１トｔへ転送するのを可能にする。

換１．ｊすＪしば、データビットはそれと関連したクロ
ック（図示せず）によって規定される時刻に動ｆｌＩｉ
）能端末機によって供給される。クロックの制御のドで
データビツ１−は、動作可能チャネルに相ゝ１１するイ
ンターフェイスｉＮＴ、Ａ、ＩＮＴ、Ｂ’：’７のピッ
１−位１市°゛Ｉ′Ｉ〕Ａ、Ｔ　Ｉ）　１３等に記憶さ
れる。

モチ１１の動作は、その実行を中断てきるときプログラ
マか！ｊ、える読取り命令を含むプログラムによ−）で
制御される。ｒＴＤＸを読取れ」という命令（Ｘ−Δ、
Ｂ、Ｃ，Ｄ、Ｅ、又はＦ）はビット位ｉｎ１：　’Ｉ冒
）Δ、Ｔ　Ｄ　Ｂ、等の内容を読取らせるように働らく
。これらの命令がプログラム中に出現する順序及びその
頻度は動作可能チャネルの選択された形態の特徴に＜１
＜存する。例えばもしも第４番目の形態が選択されたと
すると、チャネルＡ、Ｂ、及びＣが夫々７２００ｂｐｓ
、４８００ｂｐｓ、及び２４００　ｂｐｓのピッ１へ速
度を持つ。

ｌポルに相当する時間期間中に命令ｒＴＤＡを６）１ｄ
取れ」、ｒ　Ｔ　Ｄ　Ｂを読取れ」、及びｒＴＤＣを読
取れ」は夫々３回、２回、及び１回出現する。

第１図は本発明のエラスティック・バッファの実施例を
示す。装置は先ず初期条件づけされなければならない。

もしも入力制御装置（Ｃ”１”　ＲＬＩＮ）７２が動作
可能チャネルの生じうる形態（第１表参照）毎に設けら
れているならば、初期条件づけ動作の複雑さは最少化さ
れる。バッファのリアルタイ１１動作は下記の約束に基
づく。即ちＲＡＭ６６の記憶場所の全ての列に一＋］、
　ＯＯ１，ｌ１１１１１バイ１〜が初期ロードされると
、もしも動作可能端末機から受取った（そして場所ＴＤ
に記憶された）ビットが「１」レベルであるならばメモ
リ書込み動作は必要ない。もしもこのピッ１〜が「０」
レベルであるならば、メモリの関連記憶場所にあるビッ
トのレベルは反転されなけれはならない（ＲＡＭ６６は
全部零のパイ１〜でも初期条件づけ可能なことに注意さ
れたい。この場合にはもしも「Ｏ」ビットが動作可能端
末機から受取られたならばメモリ書込み動作は必要なく
、もしも「１」ビットが受取られたならばその記憶場所
にあるビットは反１１云さ才しなけ才しばならなし））
。

動作可能端末機からのデータビットは符号解読装置（Ｄ
　ＩンＣ○ＩＣＥ）６９によって解読されたプロクラ１
１により制御されるスイッチング装置（ＳＷＩＮ）６８
−１を介して「６ビツト」の適切なヒラ１〜位置へ送ら
れる。かくて全てのビット時刻においてスイッチング装
置６８−１は−例えば算術・論理装置ＡＬＵ（図示せず
）が識別できる１つの有効ビットを含むに過ぎない。ス
イッチング装置６８−１の出力はレジスタ（ＤＡＴＡＩ
Ｎ）の６８−２の入力へ接続され、後者の出力はＡＬＵ
（１ソ１示せず）及びＲＡＭ６６の両者に接続される。

この例ではＲＡＭ６６は、ＥＢ　１、ＥＢ２、ＥＢ：３
、ＩΣ＋３４のアドレスを有するに＝４列及び８欄Ｑ）
記憶場所を持つ。後述されるようにこれらの欄のうちの
２つは使用されず、全てのレジスタの長さを８ピツ１〜
に正規化するのに役立つ。ＲＡＭから取出される全ての
ワードは装置７ｏの１部を構ｌ戊する出力レジスタ（Ｄ
ＡＴＡＯ’ＵＴ）中にロー１−される。

上述の装置全体は制御装置７２（第４図参照）及び７４
に関するマイクロプログラムによって制御される。命令
はデータビットをＤＴＥから受取る最高速度より遥かに
速い速度のクロックＣＫ（図示せず）によって規定され
る速度で制御装置７２及び７４で取出される。これらの
命令は装置６９で符号解読される。

上述のマイクロプログラムは特に欄ポインタ（ＲＲＯＣ
ＰＴＲ）を含む入力欄アドレス手段と、入力列ポインタ
（Ｅ　Ｂ　Ｉ　Ｎ）を含む入力列アドレス手段と、出力
列アドレス手段（ＥＢＯＵＴ）を制御する。

上記のポインタ即ちＰ　ＲＯＣＰ　Ｔ　ＲＡ　、　Ｐ　
Ｒ０ＣＰＴＲＢ等のうちの１つが各動作可能入力チャネ
ル（又は源）と組合わされる。そのようなポインタの全
てが１つ又はそれ以上のマイクロプログラムＳ　ＯＦ　
Ｔ　Ｐ　ＲＯＣ１−Ｓ　ＯＦ　ＴＩ）　ＲＯＣ６によっ
て、及び「値（ＶＡＬ）Ｊと呼ばれる項を含んだＮＥＸ
ＴＯＲＥＲと表記されるテーブル（表）によって制御さ
れる。全てのプログラム又は制御ルーチンはメモリ６７
に記憶されている。

ＩＥ　Ｂ　ｒ　Ｎ人力線ポインタは各入力チャネルと組
合オ）される。Ｐ　ＲＯＣＰ　ＴＲＡ　−Ｐ　ＲＯＣＰ
　Ｔ　Ｒ１パ及び１う１１　Ｉ　ＮＡ−Ｅ１３　Ｔ　Ｎ
　Ｆと表記された入力ポインタは入力制御装置７２に関
係し、入力欄及び列のアドレス装置を指定する。

ＲＡ　Ｍ　６６で実行される読取り（Ｒ）動作及び１１
＋−込（Ｗ）動作を制御する信号は、符号解読器６つに
よ−）て制御されるＲ／Ｗ装置が発生する。

モチ１１３８のマイクロプロセッサによって規定さイシ
ろ各信号時刻において、出力制御装置７４はＲＡ　Ｍ　
６６の記憶位置の列の内容を出力レジスタ７０へ転送さ
せる。この列は出力列アドレス装置（１’：　）（ＯＵ
　Ｔ）にあるポインタによって指定される。実際には、
各列の６個の右端ビットのみが「（５ピッ１−」　を形
成するのに使用される。ＲＡＭ６６にデータビットを記
憶する動作を行なう動作は６個の右端ピッ１−のみが関
与する。

本発明の理解を容易化するため、前述の第１表に示され
た動作可能チャネルのうちの２つの形態を例として動作
説明を行なうことにする。

孤↓二第ｊ」目Ｌ０膨−胤全てのチャネルが動作可能であり、それらに接続された
全ての端末機は２４００ｂｐｓで動作する。

各端末機又はチャネルはＱｌ乃至Ｑ６の各「６ビツｌ−
Ｊのうちの１つを供給しなければならない。

更に詳しくいえば、チャネルＡはピッ１〜Ｑ６を供給し
、チャネルＢはピッ１−Ｑ５を供給し、・・・・チャネ
ルＦはビットＱ１を供給する。

一旦この形態が決められると、制御マイクロプログラム
（多重化回路カード３６と関連づけられたマイクロプロ
グラム、図示せず）が初期条件づけプロセスを制御する
。ＲＡＭ６６はＥＢＬ乃至ＥＢ４でアドレスされ、対応
する各列は００１１１１１１バイトで初期ロードされる
。後述のようにこの動作はオプションであるが、全部「
１」ビットより成る順序が「６ビツトＪ　１１１．１−
１．１に相当するシンボルの繰返しによって送信される
いわゆる「連続キャリヤ」モードにおいてモチ１３の動
作を容易化するのに取りわけ有効である。他の利点は後
述する。次の動作は入力ポインタレジスタＥＢＩＮＡ−
ＥＢＩＮＦの各々にアドレスＥＢｊ３を、そして出力ポ
インタレジスタＥＢＯＵＴにアドレスＥ１３１をローデ
ィングすることより成る。

ア１−レスＥ　１３　Ｊ及びＥＢ３間の差がエラスティ
ック・バッファの大きさを決定する。この差は初期ロー
１−されたポインタのアドレス、及び本発明のエラステ
ィック・バッファの機能を達成するＲＡＭ　６６の部分
の容量（即ち記憶位置の列の数）をゆ更することにより
修正可能である。

初期条件づけプロセスはＮＥＸＴＯＰＥＲテーブルのレ
ジスタのローディングを更に必要とする。

名々１バイ１−を記憶する６個のレジスタを置く。

ヒツト位置０〜Ｇは６個のレジスタのうちの最初のレジ
スタに対してＶＡＩ、１で示される「値」の項が、２番
目のレジスタに対してＶ　Ａ、　Ｌ　２、・・・・が等
のようにロードされる。これらの「値」は、それらのポ
インタによって指定されたプログラム・マイクロルーチ
ンが実行されてしまった後でポインタ１’　ＲＯＣＰ　
Ｔ　ＲＡ　−Ｐ　ＲＯＣＰ　Ｔ　ＲＦ　ｆ７１内容ノ入
イールドはルーチンＳ　ＯＦ　”ｆ”　Ｐ　ＲＯＣ１−
Ｓ○１７ＴＰＲＯＣ６をアドレスするように初期条件づ
けされる。ＮＥＸＴＯＰＥＲテーブルの各レジスタ中の
８番目のビットはフラグ（Ｆ）ピッ１〜であって、この
例では「１」の論理レベルにセットさオしる。全て２４
００ｂｐｓで動作する６つのチＡノネルにおいてＶＡＬ
Ｉは読取専用記憶装置（ＲＯ８）６７に予め記憶された
ルーチンＳ　ＯＦ　Ｔ　Ｐ　ＲＯＣ１を指示（又は指定
）するアドレスを定義し、■Ａ　Ｌ　２　＋：ｉ　ＲＯ
Ｓ　６７　ニ記憶されｆ＝ルーｆン５ＯＦＴＰＲＯＣ２
を指定し、Ｖ　Ａ　Ｌ　３はルーチンｓ。

Ｆ　Ｔ　Ｐ　ＲＯＣ３を指定し、以下同様ニＶ　Ａ　Ｌ
　６は５ＯＦＴＰＲＯＣ６を指定する。

その初期条件づけプロセスは最後に各々１バイトを記憶
する６個のレジスタＰＲＯＣＰＴＲＡ〜ＰＲＯＣＰＴＲ
Ｆのローディングを要求する。これらのマイクロプログ
ラムは夫々、ポインタＥＢＩＮＡ−ＥＢＩＮＦによって
指定されるＲＡＭ６６の記憶位置にデータビットを記憶
させるように動作を制御する。初期条件づけプロセスの
終りまでに、レジスタＰ　ＲＯＣｉ）　Ｔ　ＲＡは値５
ＯＦＴＰＲＯＣ］を収容し、レジスタＰ　ＲＯＣＰ　Ｔ
　ＲＢはＳ０１・′１”Ｉ”　１．！　ＯＣ２を収容す
る（以下同様）。

・」１−初期条件づけさ４しると、システムはリアルタ
イ１１で動作できる。換言すると、前′述の第１表にボ
す通り第５番［１の形態の例では各端末機は「（３ピツ
１〜Ｊのヒラ１−のうちの１つを供給しなげＪ＋、ばか
らない。関係のデータビットがチャネルＡから来るもの
と仮定する。もし来たならなげ達成されるへき動作の制
御はポインタＰＲＯＣＰＴＲΔによって指定されるルー
チン５ＯＦＴＰＲＯＣ１によって行なわれる。このルー
チンはＲＡＭ　６（３に９己憶されるへきデータビット
のバイナリレベルを先ず決定する。このテストはＡＬＵ
（図示せず）へそのビットを送ることによって達成され
る。

もしもそのデータビットがｒＯＪであると判定さ、ｌ＋
、たならは、そのルーチンはポインタＥＢＩＮＡによ−
）で指示されたような、アドレスがＥＢ３であるＲＡＭ
６６の部分の内容とバイトｏｏｏｏ。

００１とをＡＬＵにおいて排他ＯＲする。かくて上記の
内容はメモリ読取（Ｒ）動作によってＡｌ７Ｕへ予め転
送され終えている。次にＮ　Ｅ　Ｘ　ＴＯＩ）ＥＲテー
ブルからのバイトＶ　Ａ　Ｌ　、１がポインタレジスタ
ＲＲＯＣＰＴＲＡの内容と交換される。

（この例では新たなポインタ値は前の値と同じである。

何故ならば「６ビツト」の単一のビット位置即ち入力レ
ジシタ６８の単一のビット位置が各動作可能端末機へ割
当てられるからである。従ってポインタＰＲＯＣＰＴＲ
Ａの内容は不変に留まる。）次にルーチン５ＯＦＴＰＲ
ＴＡは位置７にあるビット即ち値１　（ＶＡＬＩ）を収
容しているＮＥＸＴＯＰＥＲレジスタのフラグ（Ｆ）ピ
ッ１−をテス１へする。この例ではピッｈＦ＝ｒ、１」
であるので、ルーチンＳ　ＯＦ　”Ｉ”　Ｐ　Ｔ　ＲＡ
はポインタレジスタＥＢＩＮＡの内容を、チャネルΔか
らの次のビットの処理を見越して１だけ増加させる。

しかしもしもチャネル八からのデータビッ１〜か「１」
であったならば、ＲＡＭの内容はルーチンＳ　ＯＦ　Ｔ
　Ｐ　ＲＴ　Ａによって修正さ力、ず、レジスタＰ　Ｒ
Ｏ（じＰ　Ｔ　ＩごΔ及びＥＢＩＮＡの内容は「０」ヒ
ラ１への例で説明されたように更新される。

ここでデータヒツ１−がチャネルＢに送られるものと仮
定する。この場合に達成されるべき動作はポインタト：
１うＩ　Ｎ　＋’３及びＰ　ＲＯＣＰ　Ｔ　Ｉ３　Ｂの
ＮＥＸ　’Ｉ’　０１）　Ｅ　Ｌ、ｊ値ＶＡＥ、２とル
ーチン５ＯＦＴＰＲＯ（”；　２とを使うことを除いて
上述の動作と同しである３、このルーチンは、もしもチ
ャネルＢの入力ビットがｒＯＪであるならば排他ＯＲ機
能の変数のうちの１つであるパイ１〜が今やｏｏｏｏｏ
ｏ。

１の代りにＯＯＯＯＯＯ１０である点が５ＯＦＴ１’　
Ｒ（’）　ＣＩと相異する。

同（Ｉイな動作がチャネルＣ乃至Ｆの場合にも繰返され
て、パイ１〜００００００１０が次々と０ＯＯＯ］、　
０００．０００１００００及び、ＯＯ１，ＯＯｏ　００
となる。

最後に、モデムと組合わされたプロセッサが指定する信
号時刻に、レジスタＥＢＯＵＴ中のポインタが指示する
Ｒ　Ａ　Ｍ　６６の記憶位置の列（これは最初はアドレ
スがＥ’Ｉ３１である列）の内容が出力即ち送信レジス
タ（ＤＡＴＡＯＵＴ）７０へ転送される。Ｅ　Ｂ　ＯＵ
　Ｔの内容が１だけ増分され、丁度読出されたＲＡＭ６
６の列中にパイ１−〇〇１１１１、１１がロー１くされ
る。モチ１１へ送る＋’＋ｉｆに出力レジスタ７０中の
６個の最右側ピッ１〜だけが「６ビツ１〜」を形成する
のに使用される。

ＲＡＭ６６の記憶位置のうちの４列だけがエラスティッ
ク・バッファ機能の目的で予定されているこの例では、
入力及び出力ポインタレジスタＥＢＩＮ及びＥＢＯＵＴ
は夫々４つのアドレスＥＢ１〜ＥＢ４のうちの１つだけ
を収容できる。アドレスＥＢ４の後はレジスタはアドレ
スＥＢＩへ戻る。これらのレジスタの内容の増分は、Ｒ
ＡＭ６６の列数が２つの幕であり１つ各レジスタのポイ
ンタそれ自身がその２の幕に等しいビット数より成る場
合には取りわけ興味深い。

例２−第４番目の形態この形態は夫々７２００ｂｐｓ、４８００ｂｐｓ及び２
４００ｂｐｓで動作する端末機へ取付けられたチャネル
Ａ、Ｂ及びＣより成る。

第１表に示された通り、Ｆ６ビツト］はチャネルＣから
受取る１つのピッ１〜（Ｑｌ）と、チャネル１３からの
２つのビン１〜（Ｑ２、Ｑ３）と、チャイ、ルΔからの
１３つのピッ１〜（Ｑ４、Ｑ５、Ｑ６）ど」；り成り、
「６ビツ１−」のＣＢＢＡＡＡ型に相１ｊｊする。チＡ
！ネルＩ〕、Ｅ及びＦは動作不能（インフ′タテイブ）
である。

前述の例のように動作可能（アクティブ）チャネルの形
態が一旦決まると、多重化回路カード３６と関連した制
御マイクロプログラムが初期条件つけプロセスを制御す
る。ＲＡＭ６６の記憶位置の各列にはＯＯ１，１，１１
１，１バイトがロー１へされる３、！ｌすＪ作可能チャ
ネルＥＢＩＮＡ、ＥＢＩＮＢ及びＥＩＩＩＮＣのための
各人力ポインタの内容はロードされるへきＲＡ　Ｍ　６
６の最初の７１ヘレス即ちこの例ではＥ　１３３と交換
される。出力レジスタＥ１＋　ＯＬＪ　Ｔ中のポインタ
は最初に指定されるアドレＸ　＋！：　Ｉ＋　１にされ
る。ＮＥＸＴＯＰＥＲ−ｊ−−１ルの（３個のアドレス
（Ｎ　Ｅ　Ｘ　ＴＯＩ）　Ｅ　Ｒ１乃至６の番号か付け
られている）は１て記のようにロードされる。

ＮＥＸＴＯＰＥＲＩ：ＶＡＬ１＝／Ｌ／−チンＳ　ＯＦ
　ＴＰ　ＲＯＣ２の初めのアドレス。

Ｆ＝“Ｏｒ＋。

ＮＩＥＸ’ｒＯＰＩＪ２：ＶＡＬ２＝＃−チンＳＯＦ″
Ｔ　ｒ−’　ＲＯＣ３の初めのアドレス。

Ｆ−Ｉｔ　Ｑ　ＩＩＮＥＸＴＯＰＥＲ３：ＶＡＬ３＝＃−チン５ＯＦＴＰＲ
ＯＣ４の初めのア１くレス。

Ｆ−］−″ ＮＩＥＸＴＯＰＥＲ４：ＶＡＬ４＝＃−チンＳ　ＯＦ　
Ｔ　Ｐ　ＲＯＣ５の初めのアドレス。

Ｆ＝”Ｑ” ＮＥＸＴＯＰＥＲ５：ＶＡＬ５＝＃　−−ｆ−ンＳ　Ｏ
Ｆ　Ｔ　Ｐ　ＲＯＣ４の初めのアドレス。

１＝’　＝　”　］　” ＮＥＸＴＯＰＥＲ６：ＶＡＬ６−ルーチンＳ　ＯＦ　Ｔ
　Ｐ　ＲＯＣ６の初めの７１−レス。

Ｆ−“１″ 最後にポインタレジスタＰＲＯＣＰＴＲＡ−ＰＲＯＣＰ
　ＴＲＣは下記のルーチンを指定するようにロードされ
る。

１’　Ｉ＜　ＯＣＩ）　Ｔ　ＲＡ　ニル−チン５ＯＦＴ
ＰＲＯＣ１１１ＲＯＣＰ　ＴＲＢ　ニル−チン５ＯＦＴ
ＰＲＯＣ４１）　ＲＯＣＰ　ＴＲＣニル−チン５ＯＦＴ
ＰＲＯＣ６しかしＮ　１５　Ｘ　Ｔ　ＯＰ　Ｅ　Ｒレジ
スタのローディング及びＰ　ＲＯＣ１”、　−１−Ｒポ
インタレジスタの初期ローディングは初期条件づけプロ
セスとは独立して行いうろことに注意されたい。なすべ
き全てのことは、動作可能チャネルの全ての可能な形態
に対する適切な］絹０）　Ｐ　ＲＯＣＰ　Ｔ　Ｒレジス
タ及びＮ１＝：　Ｘ　ｉ”　ＯＰ　Ｅ　Ｒレジスタを予
めロードすることである。

初期条件っけが完了したとき本発明の装置はリアルタイ
ムで動作可能になる。

チャネル八からの最初のデータビットの場合には、達成
されるべき動作の制御は入力ポインタレジスタＰ　ＲＯ
ＣＰ　Ｔ　ＲＡの内容によって指定されるようにマイク
ロプログラムＳ○Ｆ’　Ｔ　Ｐ　ＲＯＣ１へ与えらＩＬ
る。このマイクロプログラムは受信したデータビットの
値を先ず判定する。もしもこのビットがｒＯＪであるな
らば、ポインタＥＢＩＮＡによって指定されたＲＡＭ６
６の部分の内容とバイｌ−０００００００１とを排他○
Ｒする（もしもデータピッ１へが「１」を持っていたな
らばＲＡＭ６６のその部分の内容は変更せずに保たれる
）。

次に最初のＮ　Ｅ　Ｘ　Ｔ　Ｏ，Ｐ　Ｅ　Ｒレジスタ即
ちＮＥＸＴＯＰＥＲｌに収容されていた値Ｖ　Ａ　ｒ−
、１をアドレスするルーチン５ＯＦＴＰＲＯＣ２がレジ
スタＰ　ＲＯＣＰ　Ｔ　ＲＡへ転送される。その後レジ
スタＮ　Ｅ　Ｘ　Ｔ　ＯＰ　ＥＲｌ中のフラグピッｌ−
Ｆのテス１へが行なわれる。Ｆ−０であるので、ルーチ
ンによる制御の実行を終了する。

チャネルＡからの第２のデータピッ１−に１ｙ１連して
実行されるべき動作の制御は、プロクラ１１制御ビン１
−場所ＴＤＡによって指定される時刻に、即ち凡そ１／
７２００秒毎に、ポインタＰ　ＲＯＣＰ　ＴＲＡによっ
て指定されたときマイクロプロゲラｔｚ　Ｓ　０［・”
　’Ｉ’　ｌ）　ＲＯＣ２へ進む。関連する動作番よ、
チャネル八からの最初のデータビットの場合側こ実省テ
された！ｌすＪ作トｌ：ｊ：Ｊ−述のバイト０ＯＯＯｏ
ＯＯ１力＜ｏ。

００００１０になることを除し）で同じである。第２　
（７’ｌ　Ｎ　＋！：　Ｘ　Ｔ　ＯＰ　Ｅ　ＲＩ／レジ
スタ即ＮＥＸＴＯＰｌ）〕Ｒ２に収容された値（ＶＡＬ
２）ζま入力ポインタレジスタＩ）　Ｌ？　ＯＣＩ”　
Ｔ　ＲＡへ中云送される。

チャネルＡからの第３番目のデータビットの場合には制
御がポインタＰＲＯＣＰＴＲＡへ与、えられる。そのプ
ロセスはノベイト００００００１０力＼０００００．１
００であることを除し１て、チャネルＡか１゛、の第２
　Ｊｉｔ　１１のピッ１−の場合と同じである。

関連するルーチンの完了に伴って、第３番目のＮ］・：
　Ｘ　Ｔ○Ｐ　Ｅ　Ｒレジスタに収容されたル−チンＳ
０１置Ｉ″Ｐ丁２０　Ｃ１の出発点のアドレスしこ＋ｎ
当する値ＶＡＴ、３が人力ポインタレジスタＰＲＯＣＰ
Ｔ１＜　Ａ　Ａｌｌ１云送される。しかしフラグビ゛ン
ト卜゛をテストすると１？＝１であることがわかるので
、レシスタロ３１　Ｎ　Ａの内容ば１だけ増分されてＥ
Ｂ４１こなる。

次にチャネルＢからの最初のデータビット番３ついて述
べる。制御は入力ポインタレジスタＰ　ＲＯＣＩ）　Ｔ
　Ｒ１３によって指定されるマイクロブロクラム（ル−
チン）ＳＯＦＴＰＲＯＣ４へ与、えｌら才しる。

このマイクロプログラムはデータピッ１−の論１１１１
白′リレベルを先ず判定する。もしもピッ）へ力＼「０
」であるならばＥＢＩＮＢによって指定さオしるＲ　Ａ
　Ｍ２Ｃの記憶場所の列の内容とノくイ１〜００００１
００Ｇとが排他ＯＲされる。この列のア１−ルス（土最
初ＥＢ３である。もしもデータビットｈ〜「１」である
ならば上記の列の内容は不変に留まる。次に第４番目の
Ｎ　Ｅ：　Ｘ　Ｔ　ＯＰ　Ｅ　Ｒレジスタ即ちＮＥＸｌ
’　ＯＰ　Ｅ　Ｒ４中の値Ｖ　Ａ　１．４がレジスタＰ
　Ｒ，ＯＣ。

ＰＴＲＢ八転送へれる。レジスタＮ　Ｅ　Ｘ　Ｔ　ＯＩ
）　ＥＲ４中のフラグピッ１〜が次にテストさ才しる。

このピッ１−はｒＯＪであるからルーチンＬこよってｊ
”ｒ　ｉ：われる制御は打切られる。

チャネルＢからの第２番目のビン１〜の場合のｌｉ制御
は、入力ポインタレジスタＰ　ＲＯＣＰ　”Ｉ”　’Ｒ
Ｂ　Ｌこよって指定されるマイクロプログラム・ル−チ
ンＳ　Ｏｌ＝’　Ｔ　ＴＩ　ＲＯＣ５＆：よって行なわ
れる。実行されるべき動作はバイ１へ００００１０００
が０００１　（）ＯＯＯになることを除いてチャネルＢ
がらの最θノのビン１〜の例と同しである。しかしルー
チン８０Ｉ・’ｌ″Ｉ’　ＲＯＣ５によってもはや制御
が行なわれｌ」・＜なったとき、第５番目のＮＥＸＴＯ
ＰＥＲレジスタ、Ｎ　Ｅ　ＸＴＯＰ　Ｅ　Ｒ５中のイ直
Ｖ　Ａ　Ｌ　５　ｉ：ｔ。

１ノジスタＩ）　ＲＯＣＰ　Ｔ　ＲＢの内容と置換する
。更にフラグピッｌ−Ｆ　＝　１なので、レジスタＥＢ
ＩＮ１３の内容はｊだけ増分されてＥＢ４になる。

次にチャネルＣがノーの単一のピッ１〜について述ノ＼
ると、制御はマイクロプロゲラｌトルーチンＳ０１”　
’Ｉ’　Ｐ　ＲＯＣ６によって行なわれる。達成される
へき動作は上述のパイ１〜が今や。ｏｉｏｏｏ。

Ｏであることを除いてチャネルＢがらの最終ビットの場
合と同しである。しかしそれがもはや制御を行なオ、）
なくなったとき、ルーチンは値ＶＡＬ６がＳＯトゴＰ　
ＲＯＣ６を指定するのでレジスタＰ１＜　０　（：　ｌ
）　Ｔ　ＲＣ中で不変に留まる。更にフラグピッｌｌ＝
”＝ｒｌＪであるので、レジスタＥＢＩＮＣの内容は１
だけ増分してＥＢ４に等しくなる。

モデムによって規定される信号時間に達成される動作は
例１に示されたものと同じである。

本発明は、多重化回路カードと関連づけられたエラステ
ィック・バッファを、使用を意図した入力チャネル形態
の全ての型に適合させることを可能化することを」二連
のことが示す。１つの形態から他の形態への変更は、取
りわけ各形態に対して特定のマイクロプログラムと、か
つて規定された所与の形態に対応するマイクロプログラ
ムを選択するための手段との組より成る論理制御装置の
利用を介して極めて簡単に行なうことができる。更に具
体的にいえば、種々のチャネルからの入力ビツトに対す
る制御ルーチンを記憶するＲＯ５６７の内容を、関連し
た形態に無関係に不変に留めることができる。従ってこ
のメモリは全ての形態が共有可能である。同様にＲＡＭ
６６及び［００１１、１，ｌ　１１　Ｊバイ１〜を使用
するその初期条件づけマイクロプログラムも又全での形
態が共用できる。

シカしＥＢＩＮ、ＥＢＯＵ’Ｔ及びＰ　ＲＯＣＰ　Ｔ　
Ｒポインタレジスタの内容は、選択された入力チャネル
形態及び／又はバッファの所要のエラスティック（’Ｉ
　（可変サイズ＋ＩＬ）に依存する。バッファのエラス
ティック性の程度に対しては１、形態表にリストされた
各形態に従ってＮ　Ｅ　Ｘ、　Ｔ　ＯＰ　Ｅ　Ｒチーフ
ルのレジスタばかりかＥＢ　ＩＮレジスタ及びＰＲＯＣ
１１ＴＲレジスタをローディングする手段にλ１して準
備がなされてもよい。初期値で予めロートされた１組の
レジスタは又チャネルの各個別の形態に対しても使用で
きること勿論である。

本発明の装置１ｔの融通性は、エラスティック・バッフ
ァの大きさを、例えはこの目的で保留される１くハＭ（
５６の該当部分の大きさを増加する簡単なｒ法を介して
、容易に変更できる事実に起因する。

ＪＬ体的にいえば、■＜ΔＭ６６の記憶場所の入力列及
び出力列間の差を修正するために必要とされる全てのこ
とｉ：ｊ：、　Ｅ　Ｂ　Ｔ　Ｎ及びＥ　Ｂ　ＯＵ　Ｔポ
インタ１ノシスタどこれＪ♂のレジスタによって走査さ
れる１・；１タアトレスの限界ｒ　Ｋ　Ｊとの組の最初
の内容を：ｉｌ’　＋Ｉ−することである。

［発明の効果］従来技術のものよりも遥かに融通性の高いエラスティッ
ク・レジスタを低コストで得ることができる。

【図面の簡単な説明】

第１図は本発明の代表図、第２図は本発明を適用した多
重化回路の概略図、第３図は本発明を適用しうる通信シ
ステムの概略図、第４図は本発明の構成要素の詳細図で
ある。３６・・・・多重化回路、３８・・・モデム、６６・・
・・ランダｌトアクセス・メモリ（ＲＡＭ）、６８−１
・・・・スイッチング装置（ＳＷＩＮ）、６８−２・・
・・レジスタ（ＤＡＴＡＴＮ）、６９・・・・符号解読
装置、７０・・・・出力レジスタ、７２・・・六ツノ制
御装置（ＣＴＲＬＩＮ）、７４・・・・出力制御装置（
ＣＴＲＬＯＵＴ）。第３図

Claims

【特許請求の範囲】特有の速さでビットを供給する少くとも１つのバイナリ
・データ供給源と上記のビットを別の速さで集めてＮピ
ッ１〜の群にまとめる装置との間でインターフェイスと
して働らくバッファ装置であって、Ｋ個の列及び少くともＮ個の欄の記憶場所を有するラン
グ１１アクセス・メモリ（例えば６６）と、に記供給源
が供給するビットを記憶させるラング１１アクセス・メ
モリの列を指定するための入力列アドレス手段（例えば
ＥＢＩＮ）と、Ｎビット中のビットの配列に従った予定
の順序で、−１−記供給源に割当てられる上記メモリの
欄を７１−レスするための入力欄アドレス手段（例えば
Ｐ　１２０　ＣＰ　Ｔ　Ｒ）　と、ピッ１−を集める装置にＮビットを供給する上記ランダ
ムアクセス・メモリの列を指定するための出力列アドレ
ス手段（例えばＥＢＯＵＴ）と、上記入力及び出力列ア
ドレス手段中に入力及び出力アドレスをロードするため
の初期条件づけ手段と、Ｎビットを集める装置（例えば３８）に接続され、上記
出力列アドレス手段によってアドレスされるランダムア
クセス・メモリの列のビット記憶場所に記憶されたビッ
トをロードする出力手段（例えば７０）と、上記入力欄アドレス手段に接続され、予定の循環的順序
で且つ」二記供給源の特有の速さが規定する速さで、上
記入力アドレス手段に供給されたアドレスを増分する入
力制御手段（例えば７２）と、循環的態様で且つ集める
装置の速さで、上記出力アドレス手段に供給されるアド
レスを増分するための出力制御手段（例えば７４）と、
より成ることを特徴とするバッファ装置。