JPS6044676B2 - 音声合成装置 - Google Patents
音声合成装置Info
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- JPS6044676B2 JPS6044676B2 JP56169339A JP16933981A JPS6044676B2 JP S6044676 B2 JPS6044676 B2 JP S6044676B2 JP 56169339 A JP56169339 A JP 56169339A JP 16933981 A JP16933981 A JP 16933981A JP S6044676 B2 JPS6044676 B2 JP S6044676B2
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Description
【発明の詳細な説明】
本発明はデジタル−アナログ（Ｄ／Ａ）変換回路に於け
る電力消費の低減化を計つた音声合成装置に係り、特に
集積化された音声合成回路に適用して好適な音声合成集
積回路に関するものである。
る電力消費の低減化を計つた音声合成装置に係り、特に
集積化された音声合成回路に適用して好適な音声合成集
積回路に関するものである。
従来、音声合成専用の集積化された音声合成装置におい
ては、音声合成を行わない状態では電力消費の低減を計
るために電源をＯＦＦにしている。
ては、音声合成を行わない状態では電力消費の低減を計
るために電源をＯＦＦにしている。
しかし、音声合成以外に数値計算、計時或いはキー入力
、表示等を同じ音声合成集積回路で行う場合、合成音を
出力しない状態でも回路全体の電源をＯＦＦにすること
はできず、従つて電力消費の低減化を計ることができな
いと謂う問題があつた。本発明は上記従来の欠点を除去
するためになされたもので、特にラダー抵抗によるＤ／
Ａ変換回路を内蔵し、合成アナログ信号を外部へ出力し
ない場合に、ラダー抵抗の各ビット入力電位を最下位ビ
ット側に接続される電位と等しくすることによつてＤ／
Ａ変換回路に於ける電力消費を低減した音声合成装置を
提供することを目的とする。
、表示等を同じ音声合成集積回路で行う場合、合成音を
出力しない状態でも回路全体の電源をＯＦＦにすること
はできず、従つて電力消費の低減化を計ることができな
いと謂う問題があつた。本発明は上記従来の欠点を除去
するためになされたもので、特にラダー抵抗によるＤ／
Ａ変換回路を内蔵し、合成アナログ信号を外部へ出力し
ない場合に、ラダー抵抗の各ビット入力電位を最下位ビ
ット側に接続される電位と等しくすることによつてＤ／
Ａ変換回路に於ける電力消費を低減した音声合成装置を
提供することを目的とする。
以下、本発明の一実施例を図面を参照して詳しく説明す
る。第１図は本発明装置の一実施例である音声合成電卓
のブロック図を表わしている。
る。第１図は本発明装置の一実施例である音声合成電卓
のブロック図を表わしている。
図に於て、１は１チップＬＳｉで構成される音声合成及
びその他の制御を行うコントローラ（ＶＣ）であり、こ
のコントローラは各種の外部接続端子を備えている。
びその他の制御を行うコントローラ（ＶＣ）であり、こ
のコントローラは各種の外部接続端子を備えている。
端子Ａはアドレスバスライン、Ｄはデータバスライン、
ＣＥはチップイネーブル信号ラインであり、外部にメモ
リ２（例えば、リードオンリーメモリーＲＯＭ）が接続
される。ＤＡは音声信号出力ラインであり、音声増幅装
置３に接続されている。このＡＭＰ３の出力ラインにス
ピーカ４が接続されている。またＦ、はＡＭＰ３の電源
制御のための信号をＡＭＰへ出力す”るポートの一端子
である。Ｔはストローブ信号出力ライン、にはキーリタ
ーン信号ラインであり、キー入力装置５に接続されてい
る。またＨはコモン信号ライン、Ｓはセグメント信号ラ
インであり、液晶表示装置（ＤＩＳＰ）からなるディス
プレ・イ装置６に接続されている。上記ＲＯＭから構成
されるメモリー２には電卓として動作させるためのメイ
ンプログラムと音声データが予め記憶されている。ＶＣ
のコントローラ１はリード・オンリ一・メモリー（ＲＯ
Ｍ）、リード・ライト・メモリー（ＲＡＭ）、演算制御
回路等を内蔵し、このりード・オンリー・メモリーには
音声合成制御のプログラムが予め記憶されている。上記
ＶＣコントローラ１は音声合成機器のコントローラとし
て汎用性を持つ。換言すれば、機器が異なり出力すべき
合成音の言葉が異なり、また仕様も異なる場合であつて
も、外部のメモリー２（例えば、ＲＯＭ）の内容を変え
、キートツプの表示を変え、表示のセグメント構成を変
えるだけで、コントローラＣそのものは何ら変更するこ
となく使用することもできる。第２図はＶＣコントロー
ラ１の具体的なシステム構成を示すプロツク図である。
ＣＥはチップイネーブル信号ラインであり、外部にメモ
リ２（例えば、リードオンリーメモリーＲＯＭ）が接続
される。ＤＡは音声信号出力ラインであり、音声増幅装
置３に接続されている。このＡＭＰ３の出力ラインにス
ピーカ４が接続されている。またＦ、はＡＭＰ３の電源
制御のための信号をＡＭＰへ出力す”るポートの一端子
である。Ｔはストローブ信号出力ライン、にはキーリタ
ーン信号ラインであり、キー入力装置５に接続されてい
る。またＨはコモン信号ライン、Ｓはセグメント信号ラ
インであり、液晶表示装置（ＤＩＳＰ）からなるディス
プレ・イ装置６に接続されている。上記ＲＯＭから構成
されるメモリー２には電卓として動作させるためのメイ
ンプログラムと音声データが予め記憶されている。ＶＣ
のコントローラ１はリード・オンリ一・メモリー（ＲＯ
Ｍ）、リード・ライト・メモリー（ＲＡＭ）、演算制御
回路等を内蔵し、このりード・オンリー・メモリーには
音声合成制御のプログラムが予め記憶されている。上記
ＶＣコントローラ１は音声合成機器のコントローラとし
て汎用性を持つ。換言すれば、機器が異なり出力すべき
合成音の言葉が異なり、また仕様も異なる場合であつて
も、外部のメモリー２（例えば、ＲＯＭ）の内容を変え
、キートツプの表示を変え、表示のセグメント構成を変
えるだけで、コントローラＣそのものは何ら変更するこ
となく使用することもできる。第２図はＶＣコントロー
ラ１の具体的なシステム構成を示すプロツク図である。
図に於て、１０は音声合成制御を行う為のアルゴリズム
（処理プログラム）を予め記憶するりード・オンリー・
メモリーであり、１６ビツト５１２ステツプの容量を持
つ。
（処理プログラム）を予め記憶するりード・オンリー・
メモリーであり、１６ビツト５１２ステツプの容量を持
つ。
Ａ１〜Ａｌ４は外部ＲＯＭメモリー（第１図２）ヘアド
レス信号を出力するアドレス信号端子であり、Ｄ１〜Ｄ
８は外部ＲＯＭよりデータを読み込む為のデータ信号端
子である。１１はプログラムカウンタ（ＰＣ）、１２は
データポインター（ＤＰ）であり、プログラムカウンタ
ー１１は内蔵ＲＯＭｌＯの音声合成制御用のアドレス及
び外部ＲＯＭのメインプログラムのアドレスを指示する
カウンタである。
レス信号を出力するアドレス信号端子であり、Ｄ１〜Ｄ
８は外部ＲＯＭよりデータを読み込む為のデータ信号端
子である。１１はプログラムカウンタ（ＰＣ）、１２は
データポインター（ＤＰ）であり、プログラムカウンタ
ー１１は内蔵ＲＯＭｌＯの音声合成制御用のアドレス及
び外部ＲＯＭのメインプログラムのアドレスを指示する
カウンタである。
一方データ・ポインター１２は外ｍ謄０Ｍに格納されて
いる音声データの位置（アドレス）を指示するポインタ
である。１３はリード・ライト・メモリー（ＲＡＭ）で
あり、８ビツト×６４＝５１２ビツトの容量を持つ音声
合成制御の為に使用される領域、電卓演算の為に使用さ
れる領域及び表示用の領域がある。
いる音声データの位置（アドレス）を指示するポインタ
である。１３はリード・ライト・メモリー（ＲＡＭ）で
あり、８ビツト×６４＝５１２ビツトの容量を持つ音声
合成制御の為に使用される領域、電卓演算の為に使用さ
れる領域及び表示用の領域がある。
表示用の領域の各ビツトは表示装置６（例えばＬＣＤデ
イスプレイ）の各セグメントに対応しており、この領域
に表示パターンを書き込むことによつて、そのパターン
の表示が行われる。１４はＲＡＭｌ３のアドレス・レジ
スタである。
イスプレイ）の各セグメントに対応しており、この領域
に表示パターンを書き込むことによつて、そのパターン
の表示が行われる。１４はＲＡＭｌ３のアドレス・レジ
スタである。
ＲＡＭｌ３の或る領域をサブルーチン用のスタツクとし
て使用する場合があるが、１５はその位置を示すスタツ
ク・ポインタ（ＳＰ）てある。１６は内部データパスの
信号、内蔵ＲＯＭｌＯより出力される信号、１７のアキ
ユムレータＡより出力される信号に対して算術論理演算
を行う演算回路（ＡＬＵ）である。
て使用する場合があるが、１５はその位置を示すスタツ
ク・ポインタ（ＳＰ）てある。１６は内部データパスの
信号、内蔵ＲＯＭｌＯより出力される信号、１７のアキ
ユムレータＡより出力される信号に対して算術論理演算
を行う演算回路（ＡＬＵ）である。
また１８は判別用フリツプフロツプＪｌｌ９は４ビツト
目からのキヤリリ一（ハーフキヤリ一）フリツプフロツ
プ、２０はキヤリーフリツプフロツプＣである。２１は
インストラクシヨン・デコーダであり、内蔵ＲＯＭｌＯ
より出力される上位８ビツトのオペコードをデコードし
マイクロ・オーダーを出力する。
目からのキヤリリ一（ハーフキヤリ一）フリツプフロツ
プ、２０はキヤリーフリツプフロツプＣである。２１は
インストラクシヨン・デコーダであり、内蔵ＲＯＭｌＯ
より出力される上位８ビツトのオペコードをデコードし
マイクロ・オーダーを出力する。
２２はパワーコントロール部であり、クロックジェネレ
ータ２３の発振又は停止やシステム・クロツクの発生・
停止、表示用電源のＯＮ・ＯＦＦ等の制御を行う。
ータ２３の発振又は停止やシステム・クロツクの発生・
停止、表示用電源のＯＮ・ＯＦＦ等の制御を行う。
即ち、ノ演算中はシステム・クロツクφ１，φ２が出力
され、システム全体が動作する。また、表示中状態では
システムクロツクの発生を停止させることにより、表示
制御部のみ動作させる。このＬＳｉはＣ一ＭＯＳで構成
されている為、システムクロツク．の停止により電力消
費を低く押えることができる。ＣｃはこのＬＳｉのマイ
ナス電源端子である。ＣＧｌ，ＣＧ２は内蔵のクロック
ジェネレータ２３を発振させる為の抵抗或いはセラミツ
クフイルタを接続する端子である。ちなみにこの発振周
波数は”１３１ＫＨｚである。２４は時計機能のための
オシレータ（０ＳＣ）であり、この発振波形は分周器２
５にて分周される。
され、システム全体が動作する。また、表示中状態では
システムクロツクの発生を停止させることにより、表示
制御部のみ動作させる。このＬＳｉはＣ一ＭＯＳで構成
されている為、システムクロツク．の停止により電力消
費を低く押えることができる。ＣｃはこのＬＳｉのマイ
ナス電源端子である。ＣＧｌ，ＣＧ２は内蔵のクロック
ジェネレータ２３を発振させる為の抵抗或いはセラミツ
クフイルタを接続する端子である。ちなみにこの発振周
波数は”１３１ＫＨｚである。２４は時計機能のための
オシレータ（０ＳＣ）であり、この発振波形は分周器２
５にて分周される。
Ｘｌ，Ｘ２は水晶発振子を接続するための端子である。
分周器２５の入力はプログラム・ロジツク・アレイ（Ｐ
ＬＡ）で構成されており、内蔵クロックジェネレータ２
３、オシレータ２４のいずれかの出力を分周することに
なる。分周器２５の最終段からは１秒信号（１Ｓ）が出
力される。２６は液晶表示装置のコモン信号発生回路（
ＢＰ）であり、Ｈ１〜Ｈ４はコモン信号出力端子である
。またコモン信号発生回路ＢＰはＲＡＭｌ３の表示用領
域のアドレス信号も出力する。また２７は液晶表示装置
へセグメント信号を発生するバツフア（ＳＢ）である。
Ｓ１〜Ｓ２５は液晶表示装置のセグメント端子と接続さ
れる端子である。２８は６ビツトの入力ポート（Ｋｌ）
であり、Ｋ，〜Ｋ６にはキー入力装置（第１図５）が接
続され、キーリターン信号が入力される。
分周器２５の入力はプログラム・ロジツク・アレイ（Ｐ
ＬＡ）で構成されており、内蔵クロックジェネレータ２
３、オシレータ２４のいずれかの出力を分周することに
なる。分周器２５の最終段からは１秒信号（１Ｓ）が出
力される。２６は液晶表示装置のコモン信号発生回路（
ＢＰ）であり、Ｈ１〜Ｈ４はコモン信号出力端子である
。またコモン信号発生回路ＢＰはＲＡＭｌ３の表示用領
域のアドレス信号も出力する。また２７は液晶表示装置
へセグメント信号を発生するバツフア（ＳＢ）である。
Ｓ１〜Ｓ２５は液晶表示装置のセグメント端子と接続さ
れる端子である。２８は６ビツトの入力ポート（Ｋｌ）
であり、Ｋ，〜Ｋ６にはキー入力装置（第１図５）が接
続され、キーリターン信号が入力される。
２９は８ビツトの出力ポート（Ｔｉ）であり、Ｔ１〜Ｔ
８にはキー入力装置が接続され、キーストローブ信号が
出力される。
８にはキー入力装置が接続され、キーストローブ信号が
出力される。
３０は４ビツトの出力ポート（Ｆｉ）であり、本実施例
の場合はＦ４より外ｍ択０Ｍヘアドレス信号の最上位ビ
ツトの信号が出力される。
の場合はＦ４より外ｍ択０Ｍヘアドレス信号の最上位ビ
ツトの信号が出力される。
３１は演算回路１６（ＡＬＵ）より出力される８ビツト
の音声データをラツチするためのラツチ回路である。
の音声データをラツチするためのラツチ回路である。
３２はＤ／Ａコンバータであり、ＤＡｉはアナログに変
換された音声信号を出力する端子である。
換された音声信号を出力する端子である。
３３はインピーダンス変換回路であり、端子ＤＡｌとＤ
ＡＯ間に帰還抵抗（後述する第６図ＦＲ）を接続するこ
とにより、外部に簡単な増幅回路を接続するだけでスピ
ーカを駆動することができる。
ＡＯ間に帰還抵抗（後述する第６図ＦＲ）を接続するこ
とにより、外部に簡単な増幅回路を接続するだけでスピ
ーカを駆動することができる。
ＣＥＯは外部ＲＯＭにチツプイネーブル信号を出力する
端子である。図示していないが、チツプイネーブル信号
発生回路がマイクロオーダによつて動作する二以上がコ
ントローラＶＣの具体的構成であり、次に以下動作につ
いて説明する。
端子である。図示していないが、チツプイネーブル信号
発生回路がマイクロオーダによつて動作する二以上がコ
ントローラＶＣの具体的構成であり、次に以下動作につ
いて説明する。
第３図はコントローラＶＣに内蔵のＲＯＭメモリ（第２
図１０参照）と外部ＲＯＭメモリー（第１図２参照）の
アドレスの関係を示すものである。
図１０参照）と外部ＲＯＭメモリー（第１図２参照）の
アドレスの関係を示すものである。
上記内蔵ＢＯＭｌＯは１６ビツト長であり、アドレス０
０００〜０１ＦＦまでの領域を占める。外部ＲＯＭ２は
８ビツト長てあり、アドレス００００〜７ＦＦＦまての
領域を使用することができる。内蔵ＲＯＭｌＯのＶＰは
音声合成制御プログラム、外部ＲＯＭ２のは電卓として
機能させるためのメイン・プログラム、Ｄ１及びＶＤ２
は音声データの記憶領域をそれぞれ示す。前述のプログ
ラムカウンタ１１（ＰＣ）はこのＰとＭＰのプログラム
領域のアドレスを指定し、一方データポインタＤＰは外
ｍ択０Ｍの全領域のアドレスを指定する。すなわち、デ
ータを外部ＲＯＭから読み込む際はデータポインタ１２
（ＤＰ）に読み込むべきデータのアドレス情報をセツト
しＲＯＭの内容を読み込む。みた、音声合成制御のプロ
グラム命令或いはメインプログラム命令を実行していく
際はプログラムカウンタ１１（ＰＣ）により指定された
ステツプの命令を実行していく毎にプログラムカウンタ
１１（ＰＣ）の値をカウントアツプし、順次実行する。
０００〜０１ＦＦまでの領域を占める。外部ＲＯＭ２は
８ビツト長てあり、アドレス００００〜７ＦＦＦまての
領域を使用することができる。内蔵ＲＯＭｌＯのＶＰは
音声合成制御プログラム、外部ＲＯＭ２のは電卓として
機能させるためのメイン・プログラム、Ｄ１及びＶＤ２
は音声データの記憶領域をそれぞれ示す。前述のプログ
ラムカウンタ１１（ＰＣ）はこのＰとＭＰのプログラム
領域のアドレスを指定し、一方データポインタＤＰは外
ｍ択０Ｍの全領域のアドレスを指定する。すなわち、デ
ータを外部ＲＯＭから読み込む際はデータポインタ１２
（ＤＰ）に読み込むべきデータのアドレス情報をセツト
しＲＯＭの内容を読み込む。みた、音声合成制御のプロ
グラム命令或いはメインプログラム命令を実行していく
際はプログラムカウンタ１１（ＰＣ）により指定された
ステツプの命令を実行していく毎にプログラムカウンタ
１１（ＰＣ）の値をカウントアツプし、順次実行する。
音声合成制御のプログラムは１ステツプが１６ビツトと
長いため、比較的遅いシステムクロツクであつても、高
速演算が要求される音声合成を行うことができる。この
上位８ビツトはオペコードであり、第２図に示すように
インストラクシヨン・デコーダ２１に出力され、下位８
ビツトはオペランドてあり、内部データバスに出力され
る。一方外部ＲＯＭより読み出された命令は外部データ
バスより内部に入力されインストラクシヨンデコーダ２
１に入力される。またデータは内部データバスに入力さ
れる。また、外部にＲＡＭも接続することができる。外
刊沢０Ｍと同様にアドレスバスとデータバスを共通とし
、チツプイネーブル信号とリードライン信号をＦポート
よりＲＡＭへ出力することによつて使用することができ
る。第４図は装置全体の処理手順を示すフローチヤート
である。外ｍ沢０Ｍ内のメインプログラムの実行により
、キーの判別、演算、演算結果の表示等の処理を行い、
音声報知を行う場合は予め決められた言葉に対応する語
コードをアキユムレータにロードし、音声合成制御プロ
グラムヘジヤンプ（サブルーチン）することによつて、
その言葉の音声報知が行われる。第５図は本発明の特徴
をなすＤ／Ａコンバータとインピーダンス変換回路を内
蔵するプロツク構成図である。
長いため、比較的遅いシステムクロツクであつても、高
速演算が要求される音声合成を行うことができる。この
上位８ビツトはオペコードであり、第２図に示すように
インストラクシヨン・デコーダ２１に出力され、下位８
ビツトはオペランドてあり、内部データバスに出力され
る。一方外部ＲＯＭより読み出された命令は外部データ
バスより内部に入力されインストラクシヨンデコーダ２
１に入力される。またデータは内部データバスに入力さ
れる。また、外部にＲＡＭも接続することができる。外
刊沢０Ｍと同様にアドレスバスとデータバスを共通とし
、チツプイネーブル信号とリードライン信号をＦポート
よりＲＡＭへ出力することによつて使用することができ
る。第４図は装置全体の処理手順を示すフローチヤート
である。外ｍ沢０Ｍ内のメインプログラムの実行により
、キーの判別、演算、演算結果の表示等の処理を行い、
音声報知を行う場合は予め決められた言葉に対応する語
コードをアキユムレータにロードし、音声合成制御プロ
グラムヘジヤンプ（サブルーチン）することによつて、
その言葉の音声報知が行われる。第５図は本発明の特徴
をなすＤ／Ａコンバータとインピーダンス変換回路を内
蔵するプロツク構成図である。
図において、ＰＶｌ〜ＰＶ８はデジタル音声信号のラツ
チ回路であり、その出力はゲートＧ１〜Ｇ８、バツフア
Ｂ１〜Ｂ８を介してラダ一抵抗２Ｒ，Ｒに接続されてい
る。このラダ一抵抗は高い精度を得るため拡散抵抗て構
成されている。この出力ＤＡｉはＬＳｉの端子より外部
に接続されている。従つて、普通の増幅回路を接続する
だけでスピーカを駆動することができる。またＤ／Ａ変
換器の出力にはインバータ回路からなるインピーダンス
変換回路が設けられている。この変換回路において、Ａ
はインバータ回路であり、その入力と出力間に帰還抵抗
ＦＲを接続することによつて、このインバータ回路をリ
ニアーなアンプとして使用する。Ｄ／Ａ変換回路の抵抗
Ｒは数１０ＫΩ程度（例えは、Ｒ＝３０ＫΩ）である為
、Ｄ／Ａ変換回路の出力インピーダンスはかなり高いも
のであるが、このインバータ回路によるインピーダンス
変換回路によつてその出力インピーダンスを低くしてい
る。この為、電流を外部に取り出すことがで５き、第６
図に示す様にエミツタフオロアの非常に簡単な回路てス
ピーカを駆動することができる。なお、Ｄ／Ａ変換回路
の入力に設けられているＮＡＮＤゲートＧ１〜Ｇ８は信
号Ａｍｐによつて制御される。この信号ＡｍｐはＭｗ＝
Ｆ１（ＡＣＬ＋ＳＴ）θの論理で発生される。こ）でＦ
１は前述の如くアンプ電源を０Ｎするための信号（ポー
トＦ１からも出力される。）、ＡＣＬはオートクリア状
態、ＳＴは表示中状態を示す信号である。即ち、音声出
力中であり、かつオートクリア状態でなく演算中状態で
あればＮＡＮＤゲートはクロックゲートとして動作し、
ラツチ回路ＰＶｉの内容がＤ／Ａ変換される。その他の
場合は、ＮＡＮＤゲート出力は“Ｈ゛となるためＤ／Ａ
変換回路の入力ぱ“Ｌ゛となる。このため、ラダ一抵抗
には電流が流れず、無駄な電力消費が行われない。一方
インピーダンス変換回路をこのＡｍｐ信号によつて制御
される。インバータ１１アナログスイツチＡＳ．．ＭＯ
ＳトランジスタゲートＰＭはこの制御回路である。もし
この制御回路がなければ、インバータ回路Ａの入力が“
Ｌ゛の時出力が゜“Ｈ゛となるため、帰還抵抗ＦＲを介
して電流が流れる。即ち、音声出力を行わない状態ては
無駄な電力消費が行われることになる。これに対し、図
示の如く制御回路を挿入することにより無駄な電力消費
をなくすことができる。つまりＡｍｐ信号が“Ｌ゛の時
アナログスイツチＡＳが０ＦＦとなり、インバータ回路
Ａの入力が“Ｈ゛電位となる。従つて、ＤＡＯの電位は
゛Ｌ゛となり、帰還抵抗ＦＲには電流が流れない。また
第７図に示す回路を接続している場合はトランジスタが
０ＦＦし、スピーカにも無駄な電流が流れない。以上説
明した様に本発明によれば、合成音出力を行わない場合
、Ｄ／Ａ変換部に於ける電力消費を無くすことができ、
全体の平均消費電力を低減することができるなどの利点
がある。
チ回路であり、その出力はゲートＧ１〜Ｇ８、バツフア
Ｂ１〜Ｂ８を介してラダ一抵抗２Ｒ，Ｒに接続されてい
る。このラダ一抵抗は高い精度を得るため拡散抵抗て構
成されている。この出力ＤＡｉはＬＳｉの端子より外部
に接続されている。従つて、普通の増幅回路を接続する
だけでスピーカを駆動することができる。またＤ／Ａ変
換器の出力にはインバータ回路からなるインピーダンス
変換回路が設けられている。この変換回路において、Ａ
はインバータ回路であり、その入力と出力間に帰還抵抗
ＦＲを接続することによつて、このインバータ回路をリ
ニアーなアンプとして使用する。Ｄ／Ａ変換回路の抵抗
Ｒは数１０ＫΩ程度（例えは、Ｒ＝３０ＫΩ）である為
、Ｄ／Ａ変換回路の出力インピーダンスはかなり高いも
のであるが、このインバータ回路によるインピーダンス
変換回路によつてその出力インピーダンスを低くしてい
る。この為、電流を外部に取り出すことがで５き、第６
図に示す様にエミツタフオロアの非常に簡単な回路てス
ピーカを駆動することができる。なお、Ｄ／Ａ変換回路
の入力に設けられているＮＡＮＤゲートＧ１〜Ｇ８は信
号Ａｍｐによつて制御される。この信号ＡｍｐはＭｗ＝
Ｆ１（ＡＣＬ＋ＳＴ）θの論理で発生される。こ）でＦ
１は前述の如くアンプ電源を０Ｎするための信号（ポー
トＦ１からも出力される。）、ＡＣＬはオートクリア状
態、ＳＴは表示中状態を示す信号である。即ち、音声出
力中であり、かつオートクリア状態でなく演算中状態で
あればＮＡＮＤゲートはクロックゲートとして動作し、
ラツチ回路ＰＶｉの内容がＤ／Ａ変換される。その他の
場合は、ＮＡＮＤゲート出力は“Ｈ゛となるためＤ／Ａ
変換回路の入力ぱ“Ｌ゛となる。このため、ラダ一抵抗
には電流が流れず、無駄な電力消費が行われない。一方
インピーダンス変換回路をこのＡｍｐ信号によつて制御
される。インバータ１１アナログスイツチＡＳ．．ＭＯ
ＳトランジスタゲートＰＭはこの制御回路である。もし
この制御回路がなければ、インバータ回路Ａの入力が“
Ｌ゛の時出力が゜“Ｈ゛となるため、帰還抵抗ＦＲを介
して電流が流れる。即ち、音声出力を行わない状態ては
無駄な電力消費が行われることになる。これに対し、図
示の如く制御回路を挿入することにより無駄な電力消費
をなくすことができる。つまりＡｍｐ信号が“Ｌ゛の時
アナログスイツチＡＳが０ＦＦとなり、インバータ回路
Ａの入力が“Ｈ゛電位となる。従つて、ＤＡＯの電位は
゛Ｌ゛となり、帰還抵抗ＦＲには電流が流れない。また
第７図に示す回路を接続している場合はトランジスタが
０ＦＦし、スピーカにも無駄な電流が流れない。以上説
明した様に本発明によれば、合成音出力を行わない場合
、Ｄ／Ａ変換部に於ける電力消費を無くすことができ、
全体の平均消費電力を低減することができるなどの利点
がある。
第１図は本発明による音声合成装置の一実施例である音
声合成電卓のプロツク図、第２図は同プロツク図に於け
るコントローラ（ＶＣ）の具体的プロツク構成図、第３
図は内蔵ＲＯＭと外ｍ沢０Ｍのアドレス関係を示す図、
第４図は装置全体の処理手順を示すフローチヤート、第
５図はＤ／Ａコンバータとインピーダンス変換器を内蔵
するプロツク構成図、第６図はエミツタフオロアによる
スピーカ駆動回路図を表わす。 図中、１：コントローラ、２：メモリ一、３：増幅回路
、４：スピーカ、５：入力装置、６：表示装置、１０：
内蔵ＲＯＭ、１３：ＲＡＭ、１６：演算回路、３１：ラ
ツチ回路、３２：Ｄ／Ａコンバータ、３３：インピーダ
ンス変換回路。
声合成電卓のプロツク図、第２図は同プロツク図に於け
るコントローラ（ＶＣ）の具体的プロツク構成図、第３
図は内蔵ＲＯＭと外ｍ沢０Ｍのアドレス関係を示す図、
第４図は装置全体の処理手順を示すフローチヤート、第
５図はＤ／Ａコンバータとインピーダンス変換器を内蔵
するプロツク構成図、第６図はエミツタフオロアによる
スピーカ駆動回路図を表わす。 図中、１：コントローラ、２：メモリ一、３：増幅回路
、４：スピーカ、５：入力装置、６：表示装置、１０：
内蔵ＲＯＭ、１３：ＲＡＭ、１６：演算回路、３１：ラ
ツチ回路、３２：Ｄ／Ａコンバータ、３３：インピーダ
ンス変換回路。
Claims (1)
- １ 少なくとも合成音をデジタル音声情報信号として合
成する手段と、該デジタル音声情報信号をデジタル−ア
ナログ変換するためのラダー抵抗を有するＤ／Ａ変換回
路とを備え、合成アナログ音声信号を外部出力するもの
に於て、合成アナログ信号を外部出力しない場合に、上
記Ｄ／Ａ変換回路のラダー抵抗の各ビット入力電位を最
下位ビット側に接続される電位に等しくするためのゲー
ト回路を設けたことを特徴とする音声合成装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169339A JPS6044676B2 (ja) | 1981-10-21 | 1981-10-21 | 音声合成装置 |
| US06/434,500 US4635211A (en) | 1981-10-21 | 1982-10-15 | Speech synthesizer integrated circuit |
| DE19823239027 DE3239027A1 (de) | 1981-10-21 | 1982-10-21 | Integrierte sprachgeneratorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169339A JPS6044676B2 (ja) | 1981-10-21 | 1981-10-21 | 音声合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870294A JPS5870294A (ja) | 1983-04-26 |
| JPS6044676B2 true JPS6044676B2 (ja) | 1985-10-04 |
Family
ID=15884719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169339A Expired JPS6044676B2 (ja) | 1981-10-21 | 1981-10-21 | 音声合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044676B2 (ja) |
-
1981
- 1981-10-21 JP JP56169339A patent/JPS6044676B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870294A (ja) | 1983-04-26 |
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