JPS6045032A - 半導岩集積回路 - Google Patents
半導岩集積回路Info
- Publication number
- JPS6045032A JPS6045032A JP58153552A JP15355283A JPS6045032A JP S6045032 A JPS6045032 A JP S6045032A JP 58153552 A JP58153552 A JP 58153552A JP 15355283 A JP15355283 A JP 15355283A JP S6045032 A JPS6045032 A JP S6045032A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- island
- type
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はサイリスク寄生効果を除去する半導体集積回路
に関する。
に関する。
（ロ） 従来技術
従来の半導体集積回路では第１図に示す如く、Ｐ型の半
導体基板（１）と、その上に９層されるＮ型のエピタキ
シャル層（２）と、エピタキシャル層（２）を各島領域
（３）（４）に上下分離するＰ 型分離領域（５）と、
各島領域（３）（４）の底部に設けたＮ＋型埋め込みＩ
Ｉ（６）と、第１の島領域（３）に形成されるピ型コレ
クタ＋ 領域（７）Ｐ 型コレクタ導出領域（８）Ｎ型ベース領
域（９）Ｎ 型ベースコンタクト領域θ１およびＰ型エ
ミッタ領域α力より構成される縦型ＰＮＰ ）ランジス
タ（６）と、隣接する第２の島領域（４）に形成される
Ｎ＋型トンネル抵抗領域ｑ３とより構成されている。
導体基板（１）と、その上に９層されるＮ型のエピタキ
シャル層（２）と、エピタキシャル層（２）を各島領域
（３）（４）に上下分離するＰ 型分離領域（５）と、
各島領域（３）（４）の底部に設けたＮ＋型埋め込みＩ
Ｉ（６）と、第１の島領域（３）に形成されるピ型コレ
クタ＋ 領域（７）Ｐ 型コレクタ導出領域（８）Ｎ型ベース領
域（９）Ｎ 型ベースコンタクト領域θ１およびＰ型エ
ミッタ領域α力より構成される縦型ＰＮＰ ）ランジス
タ（６）と、隣接する第２の島領域（４）に形成される
Ｎ＋型トンネル抵抗領域ｑ３とより構成されている。
斯る半導体集積回路では縦型ＰＮＰ トランジスタ（２
）のエミッタ領域Ｑｌ）が病型１位にバイアスされ、第
２の島領域（４）あるいはトンネル抵抗領域０１が低電
位にバイアスされると、エミッタ領域（１］）ベース領
域（９）コレクタ領域（７）第１の島領域（３）分離領
域（５）および第２の島領域（４）でＰ Ｎ Ｐ Ｎ
Ｐ Ｎの自己バイアス型の寄生サイリスタが形成され、
寄生リーイリスタがターンオンすると矢印の如く寄生■
流が流れる。
）のエミッタ領域Ｑｌ）が病型１位にバイアスされ、第
２の島領域（４）あるいはトンネル抵抗領域０１が低電
位にバイアスされると、エミッタ領域（１］）ベース領
域（９）コレクタ領域（７）第１の島領域（３）分離領
域（５）および第２の島領域（４）でＰ Ｎ Ｐ Ｎ
Ｐ Ｎの自己バイアス型の寄生サイリスタが形成され、
寄生リーイリスタがターンオンすると矢印の如く寄生■
流が流れる。
第２図は寄生サイリスタの等価回路図である。
Ｔｒ、は縦型ＰＮＰ ）ランジスタｑののエミッタ領域
αカベース領域（９）およびコレクタ領域（７）で形成
される本来のＰＮＰ ）ランジスタであり、Ｔｒｙはペ
ース領域（９）コレクタ領域（７）および第１の島領域
（３）の縦型ＰＮＰ ）ランジスタ（２）の外側のエピ
タキシャル層で形成されるＮＰＮ ）ランジスタであり
、Ｔｒｌハ＝＋レクタ領域（７）上記した外側のエピタ
キシャル層および分離領域（５）で形成されるＰＮＰ
）ランジスタであり、Ｔｒ４は前述した外側のエピタキ
シャル層分離領域（５）および第２の島領域（４）で形
成されるＮＰＮ ）ランジスタである。
αカベース領域（９）およびコレクタ領域（７）で形成
される本来のＰＮＰ ）ランジスタであり、Ｔｒｙはペ
ース領域（９）コレクタ領域（７）および第１の島領域
（３）の縦型ＰＮＰ ）ランジスタ（２）の外側のエピ
タキシャル層で形成されるＮＰＮ ）ランジスタであり
、Ｔｒｌハ＝＋レクタ領域（７）上記した外側のエピタ
キシャル層および分離領域（５）で形成されるＰＮＰ
）ランジスタであり、Ｔｒ４は前述した外側のエピタキ
シャル層分離領域（５）および第２の島領域（４）で形
成されるＮＰＮ ）ランジスタである。
斯る寄生サイリスタ効果を有効に防止するために従来で
は前述した第１の島領域（３）の外側のエピタキシャル
層を電源電圧につっていた。しかしながらこの方法では
電源ラインを引き回す必要があり、集積度の点で障害と
なっていた。
は前述した第１の島領域（３）の外側のエピタキシャル
層を電源電圧につっていた。しかしながらこの方法では
電源ラインを引き回す必要があり、集積度の点で障害と
なっていた。
（ハ）発明の目的
本発明は断点に鑑みてなされ、寄生効果を完全に且つ簡
単に防止できる半導体集積回路を提供するものである。
単に防止できる半導体集積回路を提供するものである。
に）発明の構成
本発明に依る半導体集積回路は第３図に示す如く、−導
電型の半導体基板Ｑηと、その上に積層される逆導電型
のエピタキシャル層（イ）と、エピタキシャル潤いを複
数の島領域−（ハ）に上下分離する一導電型の分離領域
に）と、第１の島領域（ｆｉＫ設けた縦型ＰＮＰ ）ラ
ンジスタ（２）と、隣接する第２の島領域（ハ）とを具
備し、第１の島領域−の縦型ＰＮＰトランジスタ（２）
の外側に逆導電型のコンタクト領域（至）を設け、コン
タクト領域器と縦型ＰＮＰＩ−ランジスタのコレクタ領
域勿とを電気的に接続して構成される。
電型の半導体基板Ｑηと、その上に積層される逆導電型
のエピタキシャル層（イ）と、エピタキシャル潤いを複
数の島領域−（ハ）に上下分離する一導電型の分離領域
に）と、第１の島領域（ｆｉＫ設けた縦型ＰＮＰ ）ラ
ンジスタ（２）と、隣接する第２の島領域（ハ）とを具
備し、第１の島領域−の縦型ＰＮＰトランジスタ（２）
の外側に逆導電型のコンタクト領域（至）を設け、コン
タクト領域器と縦型ＰＮＰＩ−ランジスタのコレクタ領
域勿とを電気的に接続して構成される。
（ホ）実施例
本実施例では第３図に示す如く、Ｐ型のシリコン半導体
基板シリ上にＮ型のシリコンエピタギシャル層（イ）を
形成し、このエピタキシャル層（イ）をＰ１型の分離領
域翰で上下ＰＮ分離して各島領域婚（ハ）を形成する。
基板シリ上にＮ型のシリコンエピタギシャル層（イ）を
形成し、このエピタキシャル層（イ）をＰ１型の分離領
域翰で上下ＰＮ分離して各島領域婚（ハ）を形成する。
各島領域−（ハ）の底部蹟はＮ４型の埋め込み層（ハ）
が設けられている。第１の島領域−には埋め込み層翰上
に設けたＰ 型のコレクタ領域翰と表面よりコレクタ領
域（イ）に達するＰ 型のコレクタ導出領域翰とコレク
タ領域勾で囲まれたベース領域（イ）とＮ＋型のベース
コンタクト領域（１）とＰ＋型のエミッタ領域ＯＤで形
成される縦型ＰＮＰトランジスタに）を設ける。隣接す
る第２の島領域（ハ）はエピタキシャル層（イ）をその
ままエピタキシャル抵抗として用いるか、あるいは更に
Ｎ 型の抵抗領域（２）を拡散してトンネル抵抗として
用いる。
が設けられている。第１の島領域−には埋め込み層翰上
に設けたＰ 型のコレクタ領域翰と表面よりコレクタ領
域（イ）に達するＰ 型のコレクタ導出領域翰とコレク
タ領域勾で囲まれたベース領域（イ）とＮ＋型のベース
コンタクト領域（１）とＰ＋型のエミッタ領域ＯＤで形
成される縦型ＰＮＰトランジスタに）を設ける。隣接す
る第２の島領域（ハ）はエピタキシャル層（イ）をその
ままエピタキシャル抵抗として用いるか、あるいは更に
Ｎ 型の抵抗領域（２）を拡散してトンネル抵抗として
用いる。
本発明の特徴はＮ 型のコンタクト領域器および縦型Ｐ
ＮＰ）ランジスタに）のコレクタ電極（ハ）Ｋある。コ
ンタクト領域（至）は第１の島領域−の縦型ＰＮＰ ）
ランジスタ（ハ）の外側のエピタキシャル潤いに設け、
縦型ＰＮＰ ）ランジスタに）を取り囲む様に設けても
あるいは点在して設けても良い。またコンタクト領域（
２）は十分に深く拡散され、少くともコＶクタ導出領域
翰と同じ深さに拡散すると、十分なコンタクトを形成で
きより十分な効果を得られる。そして縦型ＰＮＰ ）ラ
ンジスタ０２のコレクタ電極（ハ）を拡張してこのコン
タクト領域器とオーミック接触させて、縦型ＰＮＰ ）
ランジスタ（２）のコレクタ領域（イ）とコンタクト領
域器の電気的接続を行う。斯る構造に依れば縦型ＰＮＰ
）う／ジスタに）のコレクタ領域いと第１の島領域−の
縦型ＰＮＰ ）ランジスタ（２）の外側のエピタキシャ
ル潤いとを同電位に保持できる。
ＮＰ）ランジスタに）のコレクタ電極（ハ）Ｋある。コ
ンタクト領域（至）は第１の島領域−の縦型ＰＮＰ ）
ランジスタ（ハ）の外側のエピタキシャル潤いに設け、
縦型ＰＮＰ ）ランジスタに）を取り囲む様に設けても
あるいは点在して設けても良い。またコンタクト領域（
２）は十分に深く拡散され、少くともコＶクタ導出領域
翰と同じ深さに拡散すると、十分なコンタクトを形成で
きより十分な効果を得られる。そして縦型ＰＮＰ ）ラ
ンジスタ０２のコレクタ電極（ハ）を拡張してこのコン
タクト領域器とオーミック接触させて、縦型ＰＮＰ ）
ランジスタ（２）のコレクタ領域（イ）とコンタクト領
域器の電気的接続を行う。斯る構造に依れば縦型ＰＮＰ
）う／ジスタに）のコレクタ領域いと第１の島領域−の
縦型ＰＮＰ ）ランジスタ（２）の外側のエピタキシャ
ル潤いとを同電位に保持できる。
斯上した本発明の構造の等価回路図を第４図に示す。第
４図においてＴｒｌ 、 Ｔｒｔ、 ＴｒＢ、 Ｔｒ４
は第２図と同一のものであり、Ｔｒ、のペースとＴｒ
４のエミッタとを短絡することに特徴がある。この結果
Ｔｒ、およびＴｒｓには■□が印加されないのでこの寄
生サイリスタはターンオンすることがなく寄生効果を完
全に防止できる。
４図においてＴｒｌ 、 Ｔｒｔ、 ＴｒＢ、 Ｔｒ４
は第２図と同一のものであり、Ｔｒ、のペースとＴｒ
４のエミッタとを短絡することに特徴がある。この結果
Ｔｒ、およびＴｒｓには■□が印加されないのでこの寄
生サイリスタはターンオンすることがなく寄生効果を完
全に防止できる。
（へ）発明の効果
本発明に依ればコンタクト領域（至）のみで従来と同一
の構造であっても寄生サイリスタ効果を確実に防止でき
る。この結果半導体集積回路の集積度をそのままの集積
度を維持できる。また特別の電極の引き回しが不要であ
り、コレクタ電極の拡張のみで達成されるので、電極パ
ターンの膜用が容易である。更に従来と同じ製造プロセ
スにて製造できるので、何ら製造プロセスの変更を必要
とせず直ちに実施できる。
の構造であっても寄生サイリスタ効果を確実に防止でき
る。この結果半導体集積回路の集積度をそのままの集積
度を維持できる。また特別の電極の引き回しが不要であ
り、コレクタ電極の拡張のみで達成されるので、電極パ
ターンの膜用が容易である。更に従来と同じ製造プロセ
スにて製造できるので、何ら製造プロセスの変更を必要
とせず直ちに実施できる。
第１図は従来例を説明する断面図、第２図は従来の等価
回路図、第３図は本発明を説明する断面図、第４図は本
発明の等価回路図である。 主な図番の説明 ＱＩ）は半導体基板、 （イ）はエピタキシャル層、翰
は第１の島領域、 り南は第２の島領域、 に）は分離
領域、 幹は縦型ＰＮＰ ）ランジスタ、 鰻はコンタ
クト領域、 （ハ）はコレクタ電極である。 第１０ ２ を 第３図
回路図、第３図は本発明を説明する断面図、第４図は本
発明の等価回路図である。 主な図番の説明 ＱＩ）は半導体基板、 （イ）はエピタキシャル層、翰
は第１の島領域、 り南は第２の島領域、 に）は分離
領域、 幹は縦型ＰＮＰ ）ランジスタ、 鰻はコンタ
クト領域、 （ハ）はコレクタ電極である。 第１０ ２ を 第３図
Claims (1)
- （１） −４電型の半導体基板と該基板上に設けられた
逆導電型のエピタキシャル層と該エピタキシャル層を複
数の島領域に分離する一導電型の分離領域とを備え、第
１の島領域に設けた縦型ＰＮＰトランジスタと隣接する
第２の島領域とでサイリスタ寄生効果を生ずる半導体集
積回路に於いて。 前記第１の島領域の縦型ＰＮＰ ）ランジスタの外側に
逆導電型のコンタクト領域を設け、該コンタクト領域と
縦型ＰＮＰ ）ランジスタのコレクタ領域とを電気的に
接続することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153552A JPS6045032A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153552A JPS6045032A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045032A true JPS6045032A (ja) | 1985-03-11 |
Family
ID=15564994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153552A Pending JPS6045032A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045032A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5112994A (ja) * | 1974-07-20 | 1976-01-31 | Sapporo Breweries | Jozoosennyusankinseiikuboshinoseizoho |
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
-
1983
- 1983-08-22 JP JP58153552A patent/JPS6045032A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5112994A (ja) * | 1974-07-20 | 1976-01-31 | Sapporo Breweries | Jozoosennyusankinseiikuboshinoseizoho |
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
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