JPH0337738B2 - - Google Patents
Info
- Publication number
- JPH0337738B2 JPH0337738B2 JP58066558A JP6655883A JPH0337738B2 JP H0337738 B2 JPH0337738 B2 JP H0337738B2 JP 58066558 A JP58066558 A JP 58066558A JP 6655883 A JP6655883 A JP 6655883A JP H0337738 B2 JPH0337738 B2 JP H0337738B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- island
- type
- epitaxial layer
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はサイリスタ寄生効果を除去する半導体
集積回路に関する。
集積回路に関する。
(ロ) 従来技術
従来では第１図に示す如く、Ｐ型の半導体基板
１と、その上に積層されるＮ型エピタキシヤル層
２と、エピタキシヤル層２を各島領域３，４に分
離するP+型分離領域５と、第１の島領域３表面
に拡散されたP+型拡散領域６と、第２の島領域
４表面に拡散されたN+型拡散領域７とを備えた
半導体集積回路に於いては、両拡散領域６，７間
にサイリスタ寄生効果を発生するおそれがある。
すなわちP+型拡散領域６として高電位にバイア
スされるラテラル型トランジスタのエミツタある
いはコレクタ領域またはＰ型拡散抵抗の場合であ
り、N+型拡散領域７として低電位にバイアスさ
れるトンネル領域あるいはエピタキシヤル抵抗端
子の場合である。これらの場合にはP+型拡散領
域６、Ｎ型の第１の島領域３、P+型の分離領域
５、Ｎ型の第２の島領域４でPNPNの自己バイ
アス型の寄生サイリスタを形成し、寄生サイリス
タがターンオンして矢印に示す寄生電流が流れ
る。第２図は寄生サイリスタの等価回路図であ
り、Tr1はP+型拡散領域６、Ｎ型の第１の島領域
３およびP+型の分離領域５で形成されるPNPト
ランジスタであり、Tr2はＮ型の第１の島領域
３、P+型の分離領域５およびＮ型の第２の島領
域４で形成されるNPNトランジスタである。
１と、その上に積層されるＮ型エピタキシヤル層
２と、エピタキシヤル層２を各島領域３，４に分
離するP+型分離領域５と、第１の島領域３表面
に拡散されたP+型拡散領域６と、第２の島領域
４表面に拡散されたN+型拡散領域７とを備えた
半導体集積回路に於いては、両拡散領域６，７間
にサイリスタ寄生効果を発生するおそれがある。
すなわちP+型拡散領域６として高電位にバイア
スされるラテラル型トランジスタのエミツタある
いはコレクタ領域またはＰ型拡散抵抗の場合であ
り、N+型拡散領域７として低電位にバイアスさ
れるトンネル領域あるいはエピタキシヤル抵抗端
子の場合である。これらの場合にはP+型拡散領
域６、Ｎ型の第１の島領域３、P+型の分離領域
５、Ｎ型の第２の島領域４でPNPNの自己バイ
アス型の寄生サイリスタを形成し、寄生サイリス
タがターンオンして矢印に示す寄生電流が流れ
る。第２図は寄生サイリスタの等価回路図であ
り、Tr1はP+型拡散領域６、Ｎ型の第１の島領域
３およびP+型の分離領域５で形成されるPNPト
ランジスタであり、Tr2はＮ型の第１の島領域
３、P+型の分離領域５およびＮ型の第２の島領
域４で形成されるNPNトランジスタである。
斯る寄生サイリスタ効果は半導体基板１とコン
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して、基板電位が上が
り接地端子をソケツトに挿入しても数100ｍＡの
電流が流れ続ける。
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して、基板電位が上が
り接地端子をソケツトに挿入しても数100ｍＡの
電流が流れ続ける。
(ハ) 発明の目的
本発明は斯点に鑑みてなされ、従来のサイリス
タ寄生効果を完全に防止する半導体集積回路を提
供するものである。
タ寄生効果を完全に防止する半導体集積回路を提
供するものである。
(ニ) 発明の構成
本発明に依る半導体集積回路は第３図に示す如
く、Ｐ型の半導体基板１１と、その上に積層され
るＮ型のエピタキシヤル層１２と、エピタキシヤ
ル層１２を各島領域１３，１４，１５にPN分離
するP+型分離領域１６と、第１の島領域１３表
面に設けたP+型拡散領域１７と、第２の島領域
１４表面に設けたN+型拡散領域１８と、本発明
の特徴とする第３の島領域１５に設けた抵抗領域
１９より構成され、抵抗領域１９をP+型拡散領
域１７と第１の島領域１３との間あるいはP+型
分離領域１６と第２の島領域１４との間に接続す
る。
く、Ｐ型の半導体基板１１と、その上に積層され
るＮ型のエピタキシヤル層１２と、エピタキシヤ
ル層１２を各島領域１３，１４，１５にPN分離
するP+型分離領域１６と、第１の島領域１３表
面に設けたP+型拡散領域１７と、第２の島領域
１４表面に設けたN+型拡散領域１８と、本発明
の特徴とする第３の島領域１５に設けた抵抗領域
１９より構成され、抵抗領域１９をP+型拡散領
域１７と第１の島領域１３との間あるいはP+型
分離領域１６と第２の島領域１４との間に接続す
る。
(ホ) 実施例
本実施例では第３図の如く、Ｐ型のシリコン半
導体基板１１と、その上に成長されるＮ型のシリ
コンエピタキシヤル層１２と、エピタキシヤル層
１２を各島領域１３，１４，１５に分離拡散によ
りPN分離するＰ型分離領域１６と、第１の島領
域１３表面に設けたラテラル型トランジスタのエ
ミツタあるいはコレクタ領域または拡散抵抗の
P+型拡散領域１７と、第２の島領域１４表面に
設けたトンネル領域等のN+型の拡散領域１８と
を備え、本発明の特徴とする抵抗領域１９は第３
の島領域１５に形成している。なお上記した各領
域は所望の不純物の選択拡散によつて順次形成さ
れる。
導体基板１１と、その上に成長されるＮ型のシリ
コンエピタキシヤル層１２と、エピタキシヤル層
１２を各島領域１３，１４，１５に分離拡散によ
りPN分離するＰ型分離領域１６と、第１の島領
域１３表面に設けたラテラル型トランジスタのエ
ミツタあるいはコレクタ領域または拡散抵抗の
P+型拡散領域１７と、第２の島領域１４表面に
設けたトンネル領域等のN+型の拡散領域１８と
を備え、本発明の特徴とする抵抗領域１９は第３
の島領域１５に形成している。なお上記した各領
域は所望の不純物の選択拡散によつて順次形成さ
れる。
抵抗領域１９は独立した第３の島領域１５に形
成され、具体的にはエピタキシヤル層１２をその
まま用いるもの、ベース拡散により第３の島領域
１５に拡散するもの、あるいはイオン注入により
第３の島領域１５表面に形成するものとがあり、
本発明はいずれでも目的を達成できる。抵抗値は
Tr1あるいはTr2のベース電流の大きさにもよる
が略10KΩ〜100KΩ程度の間で選ばれ、約0.3V程
度の電圧降下をする様に設計する。斯る抵抗領域
１９のＡ，Ｂ端子はP+型拡散領域１７と第１の
島領域１３との間のA1，B1端子あるいはP+型分
離領域１６と第２の島領域１４との間のA2，B2
端子のいずれか一方に接続されるか、あるいは両
方に夫々接続される。なおA1，B1端子に抵抗領
域１９のＡ，Ｂ端子を接続するときは第１の島領
域１３をフローテイング状態として用いる。これ
は抵抗領域１９が等価回路の抵抗となるのを防止
するためである。
成され、具体的にはエピタキシヤル層１２をその
まま用いるもの、ベース拡散により第３の島領域
１５に拡散するもの、あるいはイオン注入により
第３の島領域１５表面に形成するものとがあり、
本発明はいずれでも目的を達成できる。抵抗値は
Tr1あるいはTr2のベース電流の大きさにもよる
が略10KΩ〜100KΩ程度の間で選ばれ、約0.3V程
度の電圧降下をする様に設計する。斯る抵抗領域
１９のＡ，Ｂ端子はP+型拡散領域１７と第１の
島領域１３との間のA1，B1端子あるいはP+型分
離領域１６と第２の島領域１４との間のA2，B2
端子のいずれか一方に接続されるか、あるいは両
方に夫々接続される。なおA1，B1端子に抵抗領
域１９のＡ，Ｂ端子を接続するときは第１の島領
域１３をフローテイング状態として用いる。これ
は抵抗領域１９が等価回路の抵抗となるのを防止
するためである。
以上の構成に依れば、第１の島領域１３内の
P+型の拡散領域１７、第１の島領域１３内のＮ
型のエピタキシヤル層１２およびP+型の分離領
域１６が、PNP型のラテラルトランジスタTr1の
エミツタ・ベースおよびコレクタ領域に対応し、
また第１の島領域１３内のＮ型のエピタキシヤル
層１２、P+型の分離領域１６および第２の島領
域１４内のＮ型のエピタキシヤル層１２が、
NPN型のラテラルトランジスタTr2のコレクタ、
ベースおよびエミツタ領域に対応する。また端子
A1，B1は、第３図からも判るように、Tr1のエミ
ツタおよびベース領域に対応し、また端子A2，
B2は、Tr2のベースおよびエミツタ領域に対応す
る。ここで端子Ａ，Ｂは、端子A1，B1および端
子A2，B2のいずれか一方、または両方に接続さ
れるので、端子Ａ，Ｂ間の抵抗Ｒは、Tr1のエミ
ツタ・ベース間（第４図と対応する。）、Tr2のベ
ース・エミツタ間（第５図と対応する。）または
Tr1のエミツタ・ベーース間且つTr2のベース・
エミツタ間（第６図と対応する。）に接続される
構成となる。
P+型の拡散領域１７、第１の島領域１３内のＮ
型のエピタキシヤル層１２およびP+型の分離領
域１６が、PNP型のラテラルトランジスタTr1の
エミツタ・ベースおよびコレクタ領域に対応し、
また第１の島領域１３内のＮ型のエピタキシヤル
層１２、P+型の分離領域１６および第２の島領
域１４内のＮ型のエピタキシヤル層１２が、
NPN型のラテラルトランジスタTr2のコレクタ、
ベースおよびエミツタ領域に対応する。また端子
A1，B1は、第３図からも判るように、Tr1のエミ
ツタおよびベース領域に対応し、また端子A2，
B2は、Tr2のベースおよびエミツタ領域に対応す
る。ここで端子Ａ，Ｂは、端子A1，B1および端
子A2，B2のいずれか一方、または両方に接続さ
れるので、端子Ａ，Ｂ間の抵抗Ｒは、Tr1のエミ
ツタ・ベース間（第４図と対応する。）、Tr2のベ
ース・エミツタ間（第５図と対応する。）または
Tr1のエミツタ・ベーース間且つTr2のベース・
エミツタ間（第６図と対応する。）に接続される
構成となる。
斯る構造の等価回路図は第４図、第５図および
第６図の如く、Tr1，Tr2は、第２図と同一の構
成となり、Tr1のベースエミツタ間あるいはTr2
のベースエミツタ間に抵抗Ｒが接続される。この
結果Tr1あるいはTr2のいずれか又は両方のベー
スエミツタ間が約0.3Vに保持されるので寄生サ
イリスタのターンオンを阻止する。
第６図の如く、Tr1，Tr2は、第２図と同一の構
成となり、Tr1のベースエミツタ間あるいはTr2
のベースエミツタ間に抵抗Ｒが接続される。この
結果Tr1あるいはTr2のいずれか又は両方のベー
スエミツタ間が約0.3Vに保持されるので寄生サ
イリスタのターンオンを阻止する。
(ヘ) 効果
本発明に依れば寄生サイリスタ効果を抵抗領域
１９のみで容易に防止でき、半導体集積回路の集
積度の向上に寄与できる。また抵抗領域１９のみ
で行なえるのでそのパターン配置も容易である。
更に新しい製造工程を付加することなく実現でき
る等数々の利点を有する。
１９のみで容易に防止でき、半導体集積回路の集
積度の向上に寄与できる。また抵抗領域１９のみ
で行なえるのでそのパターン配置も容易である。
更に新しい製造工程を付加することなく実現でき
る等数々の利点を有する。
第１図は従来例を説明する断面図、第２図は従
来例の等価回路図、第３図は本発明を説明する断
面図、第４図乃至第６図は本発明の等価回路図で
ある。 １１はＰ型半導体基板、１２はＮ型エピタキシ
ヤル層、１３，１４，１５は島領域、１６はP+
型の分離領域、１７はP+型の拡散領域、１８は
N+型の拡散領域、１９は抵抗領域である。
来例の等価回路図、第３図は本発明を説明する断
面図、第４図乃至第６図は本発明の等価回路図で
ある。 １１はＰ型半導体基板、１２はＮ型エピタキシ
ヤル層、１３，１４，１５は島領域、１６はP+
型の分離領域、１７はP+型の拡散領域、１８は
N+型の拡散領域、１９は抵抗領域である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板と 該基板上に設けられた逆導電型のエピタキシヤ
ル層と 該エピタキシヤル層を複数の島領域に分離する
一導電型の分離領域とを備え、 高電位にバイアスされる第１の島領域表面の一
導電型の拡散領域と隣接する低電位にバイアスさ
れる第２の島領域表面の逆導電型の拡散領域との
間で、 前記一導電型の拡散領域、前記第１の島領域の
エピタキシヤル層、前記分離領域がエミツタ、ベ
ース、コレクタとなる第１の寄生トランジスタが
構成され、前記第１の島領域内のエピタキシヤル
層、分離領域、前記逆導電型の拡散領域がコレク
タ、ベース、エミツタとなる第２の寄生トランジ
スタが構成されてサイリスタ寄生効果を生ずる半
導体集積回路に於て、 第３の島領域に抵抗領域を設け、前記高電位と
第１の寄生トランジスタのベース間あるいは前記
低電位と前記第２の寄生トランジスタのベース間
に接続することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066558A JPS59191346A (ja) | 1983-04-14 | 1983-04-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066558A JPS59191346A (ja) | 1983-04-14 | 1983-04-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191346A JPS59191346A (ja) | 1984-10-30 |
| JPH0337738B2 true JPH0337738B2 (ja) | 1991-06-06 |
Family
ID=13319370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066558A Granted JPS59191346A (ja) | 1983-04-14 | 1983-04-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191346A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794317B2 (en) | 2000-04-26 | 2004-09-21 | Creare Inc. | Protective cover system including a corrosion inhibitor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100743A (en) * | 1980-12-16 | 1982-06-23 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-04-14 JP JP58066558A patent/JPS59191346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191346A (ja) | 1984-10-30 |
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