JPS6045033A - 半導岩集積回路 - Google Patents
半導岩集積回路Info
- Publication number
- JPS6045033A JPS6045033A JP58153553A JP15355383A JPS6045033A JP S6045033 A JPS6045033 A JP S6045033A JP 58153553 A JP58153553 A JP 58153553A JP 15355383 A JP15355383 A JP 15355383A JP S6045033 A JPS6045033 A JP S6045033A
- Authority
- JP
- Japan
- Prior art keywords
- region
- island
- grounded
- island region
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はサイリスタ寄生効果を除去する半導体集積回路
に関する。
に関する。
（ロ）従来技術
従来の半導体集積回路では第１図に示す如く、Ｐ型の半
導体基板（１）と、その上に積層されるＮ型のエピタキ
シャル１削２）と、エピタキシャル層（２）を各島領域
（３）（４）に上下分離するＰ＋型分離領域（５）と、
各島領域（３バ４）の底部に設けた炉型埋め込み層（６
）と、第１の島領域（３）に形成されるＰ＋型コレクタ
領域（７）Ｐ＋型コレクタ導出領域（８）Ｎ型ベース領
域（９）Ｎ”型ベースコンタクト領域０ＱおよびＰ型エ
ミッタ領域ｄｌｌより構成される縦型ＰＮＰ ）ランリ
スク（Ｉｚと、隣接する第２の島領域（４）に形成され
るだ型トンネル抵抗領域０３１とより構成されている。
導体基板（１）と、その上に積層されるＮ型のエピタキ
シャル１削２）と、エピタキシャル層（２）を各島領域
（３）（４）に上下分離するＰ＋型分離領域（５）と、
各島領域（３バ４）の底部に設けた炉型埋め込み層（６
）と、第１の島領域（３）に形成されるＰ＋型コレクタ
領域（７）Ｐ＋型コレクタ導出領域（８）Ｎ型ベース領
域（９）Ｎ”型ベースコンタクト領域０ＱおよびＰ型エ
ミッタ領域ｄｌｌより構成される縦型ＰＮＰ ）ランリ
スク（Ｉｚと、隣接する第２の島領域（４）に形成され
るだ型トンネル抵抗領域０３１とより構成されている。
斯る半導体集積回路では縦型ＰＮＰ ）ランリスク０２
のエミッタ領域（Ｉｌｌが高電位にバイアスされ、第２
の島領域（４）あるいはトンネル抵抗領域（＋３）が低
電位にバイアスされると、エミッタ領域０１）ベース領
域（９）コレクタ領域（７）第１の島領域（３）分離領
域（５）および第２の島領域（４）でＰＮＰＮＰＮの自
己ノくイアス型の寄生サイリスタが形成され、寄生サイ
リスクがターンオンすると矢印の如く寄生電流が流れる
。
のエミッタ領域（Ｉｌｌが高電位にバイアスされ、第２
の島領域（４）あるいはトンネル抵抗領域（＋３）が低
電位にバイアスされると、エミッタ領域０１）ベース領
域（９）コレクタ領域（７）第１の島領域（３）分離領
域（５）および第２の島領域（４）でＰＮＰＮＰＮの自
己ノくイアス型の寄生サイリスタが形成され、寄生サイ
リスクがターンオンすると矢印の如く寄生電流が流れる
。
第２図は寄生サイリスタの等価回路図である。
Ｔｒ、は縦型ＰＮＰ ）ランリスク０２）のエミッタ領
域Ｑｌｌベース領域（９）およびコレクタ領域（７）で
形成される本来のＰＮＰ ）ランリスクであり、Ｔｒｙ
はぺ一ス領域（９）コレクタ領域（７）および第１の島
領域（３）の縦型ＰＮＰ ）ランリスクａ２の外側のエ
ピタキシャル層で形成されるＮＰＮ）ランリスクであり
、Ｔｒｌ ハコレクタ領域（７）上記した外側のエピタ
キシャル層および分離領域（５）で形成されるＰＮＰ）
ランリスクであり、Ｔｒ４は前述した外側のエピタキシ
ャル屑分離領域（５）および第２の島領域（４）で形成
されるＮＰＮトランジスタである。
域Ｑｌｌベース領域（９）およびコレクタ領域（７）で
形成される本来のＰＮＰ ）ランリスクであり、Ｔｒｙ
はぺ一ス領域（９）コレクタ領域（７）および第１の島
領域（３）の縦型ＰＮＰ ）ランリスクａ２の外側のエ
ピタキシャル層で形成されるＮＰＮ）ランリスクであり
、Ｔｒｌ ハコレクタ領域（７）上記した外側のエピタ
キシャル層および分離領域（５）で形成されるＰＮＰ）
ランリスクであり、Ｔｒ４は前述した外側のエピタキシ
ャル屑分離領域（５）および第２の島領域（４）で形成
されるＮＰＮトランジスタである。
斯る寄生サイリスタ効果を有効に防止するために従来で
は前述した第１の島領域（３）の外側のエピタキシャル
層を電源電圧につっていた。しかしながらこの方法では
電源ラインを引き回す必要があり、集積度の点で障害と
なっていた。
は前述した第１の島領域（３）の外側のエピタキシャル
層を電源電圧につっていた。しかしながらこの方法では
電源ラインを引き回す必要があり、集積度の点で障害と
なっていた。
ｐｉ 発明の目的
本発明は断点に鑑みてなされ、寄生効果を完全に且つ簡
単に防止できる半導体集積回路を提供するものである。
単に防止できる半導体集積回路を提供するものである。
に）発明の構成
本発明に依る半導体集積回路は第３図に示す如く、−導
電型の半導体基板Ｑυと、その上に積層される逆導電型
のエピタキシャルＲ化９と、エピタキシャル層（２２１
を複数の島領域（２りＱ４）に上下分離する一導電型の
分離領域（ハ）と、第１の島領域（２３１に設しナだ縦
型ＰＮＰ）ランジスタ国と、隣接する第２の島領域（２
４）とを具備し、第１の島領域Ｑ□□□と第２の島領域
Ｑ４）間の分離領域（ハ）を接地して構成さ才りる。
電型の半導体基板Ｑυと、その上に積層される逆導電型
のエピタキシャルＲ化９と、エピタキシャル層（２２１
を複数の島領域（２りＱ４）に上下分離する一導電型の
分離領域（ハ）と、第１の島領域（２３１に設しナだ縦
型ＰＮＰ）ランジスタ国と、隣接する第２の島領域（２
４）とを具備し、第１の島領域Ｑ□□□と第２の島領域
Ｑ４）間の分離領域（ハ）を接地して構成さ才りる。
（ホ）実施例
本実施例では第３図に示す如く、■）型のシリコツ半導
体基板（２１）上にＮ型のシリコンエビタギシャル層（
２湯を形成し、このエピタキシャル層（２２をＰ“型の
分離領域（２■で上下ＰＮ＋離して各島領域（至）（３
４＋を形成する。各島領域（ハ）Ｑ４）の底部にはＮ１
型の埋め込み層（ハ）が設けられている。第１の島領域
Ｑ漠には埋め込み層（ハ）上に設けたＰ＋型のコレクタ
領域Ｑ７）と表面よりコレクタ領域（２７）に達するＰ
＋型のコレクタ導出領域（２（至）とコレクタ領域（２
７１で囲ま才またベース領域（＋！１とＮ′型のベース
コンタクト領域端とＰ＋型のエミッタ領域ＣＩ＋１で形
成さ第１．る縦型ＰＮＰトランジスタＧ２を設ける。隣
接する第２の島領域Ｑａはエピタキシャル層（２艶ヲそ
のままエピタキシャル抵抗として用いるか、あるいは更
にＮ＋型の抵抗領域０４）を拡散してトンネル抵抗とし
て用いる。
体基板（２１）上にＮ型のシリコンエビタギシャル層（
２湯を形成し、このエピタキシャル層（２２をＰ“型の
分離領域（２■で上下ＰＮ＋離して各島領域（至）（３
４＋を形成する。各島領域（ハ）Ｑ４）の底部にはＮ１
型の埋め込み層（ハ）が設けられている。第１の島領域
Ｑ漠には埋め込み層（ハ）上に設けたＰ＋型のコレクタ
領域Ｑ７）と表面よりコレクタ領域（２７）に達するＰ
＋型のコレクタ導出領域（２（至）とコレクタ領域（２
７１で囲ま才またベース領域（＋！１とＮ′型のベース
コンタクト領域端とＰ＋型のエミッタ領域ＣＩ＋１で形
成さ第１．る縦型ＰＮＰトランジスタＧ２を設ける。隣
接する第２の島領域Ｑａはエピタキシャル層（２艶ヲそ
のままエピタキシャル抵抗として用いるか、あるいは更
にＮ＋型の抵抗領域０４）を拡散してトンネル抵抗とし
て用いる。
本発明の特徴は第１の島領域（ハ）と第２の島領域ＣＩ
’４）間にある分離領域（ハ）を接地することＫある。
’４）間にある分離領域（ハ）を接地することＫある。
分離領域Ｃ！５）の一端あるいは両端には分離領域（ハ
）とオーミック接触した接地電極（財）を他の所望の電
極と同時にアルミニウム蒸着によって形成し、接地電位
に接続されてい木。
）とオーミック接触した接地電極（財）を他の所望の電
極と同時にアルミニウム蒸着によって形成し、接地電位
に接続されてい木。
斯上の構造の等価回路は第４図に示す如＜ 、Ｔｒｌ、
Ｔｒ２ 、 ’ｌ’ｒ３ 、Ｔｒ４ と第２図と同一の
構成となり、ＴｒｓのコレクタおよびＴｒ４０ベースの
電位を接地することになる。この結果寄生サイリスタの
ゲートにあたる部分が接地されて自己バイアスがかから
ないので、寄生サイリスク効果を完全に防止できる。
Ｔｒ２ 、 ’ｌ’ｒ３ 、Ｔｒ４ と第２図と同一の
構成となり、ＴｒｓのコレクタおよびＴｒ４０ベースの
電位を接地することになる。この結果寄生サイリスタの
ゲートにあたる部分が接地されて自己バイアスがかから
ないので、寄生サイリスク効果を完全に防止できる。
なお接地電極０１は第１あるいは第２の島領域（ハ）（
２４＋を略完全に囲む様罠設けても良い。
２４＋を略完全に囲む様罠設けても良い。
（へ）本発す」の効果
本発明に依れば寄生サイリスタ効果を接地電極制の吟で
容易に防止でき、寄生効果の防止のための余分のスペー
スを排除して半導体集積回路の集積度を向上できる。ま
た接地ＭＬ極０唱ま従来よりある分離領域（ハ）上に形
成でき且つ形成のために何ら付加的工程を必要としない
ので、現行の半導体集積回路に容易に適用できる。
容易に防止でき、寄生効果の防止のための余分のスペー
スを排除して半導体集積回路の集積度を向上できる。ま
た接地ＭＬ極０唱ま従来よりある分離領域（ハ）上に形
成でき且つ形成のために何ら付加的工程を必要としない
ので、現行の半導体集積回路に容易に適用できる。
第１図は従来例を説明する断面図、第２図は従来例の等
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 主な図番の説明 Ｑυは半導体基板、（２のはエピタキシャル層、（ト）
は第１の島領域、Ｃ！供ま第２の島領域、（ト）は分離
領域、０２は縦型ＰＮＰ ）ランリスク、鰻は接地電極
である。 第１図 第１１図 第２躇１ 第４１＜１ イ１ミ璽（幻Ｌ＃紀ｔｉｔ
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 主な図番の説明 Ｑυは半導体基板、（２のはエピタキシャル層、（ト）
は第１の島領域、Ｃ！供ま第２の島領域、（ト）は分離
領域、０２は縦型ＰＮＰ ）ランリスク、鰻は接地電極
である。 第１図 第１１図 第２躇１ 第４１＜１ イ１ミ璽（幻Ｌ＃紀ｔｉｔ
Claims (1)
- （１）−導電型の半導体基板と該基板上に設けられた逆
導電型のエピタキシャル層と該エピタキシャル層を複数
の島領域に分離する一導電型の分離領域とを備え、第１
の島領域に設けた縦型ＰＮＰトランジスタと隣接する第
２の島領域とでサイリスタ寄生効果を生ずる半導体集積
回路に於いて、前記第１の島領域と第２の島領域間の分
離領域を接地することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153553A JPS6045033A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153553A JPS6045033A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045033A true JPS6045033A (ja) | 1985-03-11 |
Family
ID=15565016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153553A Pending JPS6045033A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045033A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276843U (ja) * | 1988-12-01 | 1990-06-13 | ||
| US5022936A (en) * | 1988-12-07 | 1991-06-11 | Hitachi, Ltd. | Method for improving property of weld of austenitic stainless steel |
| KR20160002380A (ko) * | 2014-06-30 | 2016-01-07 | 타이코 일렉트로닉스 (상하이) 컴퍼니 리미티드 | 연결 단자 및 전기 커넥터 |
-
1983
- 1983-08-22 JP JP58153553A patent/JPS6045033A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276843U (ja) * | 1988-12-01 | 1990-06-13 | ||
| US5022936A (en) * | 1988-12-07 | 1991-06-11 | Hitachi, Ltd. | Method for improving property of weld of austenitic stainless steel |
| KR20160002380A (ko) * | 2014-06-30 | 2016-01-07 | 타이코 일렉트로닉스 (상하이) 컴퍼니 리미티드 | 연결 단자 및 전기 커넥터 |
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