JPS6045513B2 - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS6045513B2 JPS6045513B2 JP55039793A JP3979380A JPS6045513B2 JP S6045513 B2 JPS6045513 B2 JP S6045513B2 JP 55039793 A JP55039793 A JP 55039793A JP 3979380 A JP3979380 A JP 3979380A JP S6045513 B2 JPS6045513 B2 JP S6045513B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- flip
- flop
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は直並列入力および直並列出力可能なシフトレ
ジスタに関するものである。
ジスタに関するものである。
第１図は従来のこの種のシフトレジスタの一例の１ビッ
ト分を示すブロック構成図で、ＩＡ、１Ｂ・・・・・・
・・・はこのシフトレジスタの１ビット分である。
ト分を示すブロック構成図で、ＩＡ、１Ｂ・・・・・・
・・・はこのシフトレジスタの１ビット分である。
２はシフト信号ａの入力端子、３はロード信号をの入力
端子、４はクロック信号ｃの入力端子、５は並列入力信
号ｄの入力端子、６は直列入力信号ｅの入力端子、７お
よび８は２入力ＡＮＤゲート、９は２入力ＮＯＲゲート
、１０はインバータ、１１はＲＳＴ形マスタスレーブ形
フリップフロップ、１２は並列出力信号ｆの出力端子で
ある。
端子、４はクロック信号ｃの入力端子、５は並列入力信
号ｄの入力端子、６は直列入力信号ｅの入力端子、７お
よび８は２入力ＡＮＤゲート、９は２入力ＮＯＲゲート
、１０はインバータ、１１はＲＳＴ形マスタスレーブ形
フリップフロップ、１２は並列出力信号ｆの出力端子で
ある。
シフト信号ａが高レベル（’’Ｈ’’）、ロード信号を
が低レベル（’゛Ｌ’’）にあると、直列入力信号ｅが
Ｎｍゲート７、ＮＯＲゲート９およびインバータ１０を
経てフリップフロップ１１へ供給される。
が低レベル（’゛Ｌ’’）にあると、直列入力信号ｅが
Ｎｍゲート７、ＮＯＲゲート９およびインバータ１０を
経てフリップフロップ１１へ供給される。
また逆に、シフト信号ａが’“Ｌ’’、ロード信号をが
’゛Ｈ’’のときは、並列入力信号ｄがＡＮＤゲート８
、ＮＯＲゲート９およびインバータ１０を経てフリップ
フロップ１１へ供給される。フリップフロップ１１では
クロック信号ｃが例えば゛’Ｈ’’から゛゛Ｌ’’に移
行したときに、その時点でのセット端子Ｓおよびリセッ
ト端子Ｒへの信号に対応した状態を記憶し、その出力を
出力端子Ｑへ出す。そしてこの出力は並列出力信号ｆと
して出力端子１２へ出力されるとともに、次段ＩＢの直
列入力信号ｅとして供給される。従つて、シフト信号ａ
を“’Ｈ’’、ロード信号をを“’Ｌ’’にしておくと
、クロック信号ｃを供給する毎に直列入力信号ｆは順次
シフトレジスタ内を右へシフトされる・ことが判る。こ
のようにして、直列入力された情報は各段の出力端子１
２から並列出力信号ｆとして出力されて、機器の制御な
どに用いられる。ところで、上述の直列入力信号ｅのシ
フト入力の段階では各段の並列入力信号ｆはクロック信
号門ｃ毎に変化する。制御機器などにおいて、ある段階
の制御情報をシフトレジスタにセットして制御を行い、
次の段階に移るために制御情報を入れ替えようとすると
、その入れ替えの期間、シフトレジスタの内容が変化す
るので、情報の入れ替えが完了するまで、出力を制御信
号として用いることができず、制御を中断せねばならず
、制御機器の機能を大いに損うものであつた。この発明
は以上のような点に鑑みてなされたもので、シフトレジ
スタの各段に従来のシフト用フリップフロップの他にラ
ッチ用フリップフロップを設け、これによつて直列入力
信号のシフト中も変化しない出力が得られるとともに、
更に新人力信号が既に入力されている情報と変化してい
るかどうかを検出する機能を有するシフトレジスタを提
供することを目的としている。
’゛Ｈ’’のときは、並列入力信号ｄがＡＮＤゲート８
、ＮＯＲゲート９およびインバータ１０を経てフリップ
フロップ１１へ供給される。フリップフロップ１１では
クロック信号ｃが例えば゛’Ｈ’’から゛゛Ｌ’’に移
行したときに、その時点でのセット端子Ｓおよびリセッ
ト端子Ｒへの信号に対応した状態を記憶し、その出力を
出力端子Ｑへ出す。そしてこの出力は並列出力信号ｆと
して出力端子１２へ出力されるとともに、次段ＩＢの直
列入力信号ｅとして供給される。従つて、シフト信号ａ
を“’Ｈ’’、ロード信号をを“’Ｌ’’にしておくと
、クロック信号ｃを供給する毎に直列入力信号ｆは順次
シフトレジスタ内を右へシフトされる・ことが判る。こ
のようにして、直列入力された情報は各段の出力端子１
２から並列出力信号ｆとして出力されて、機器の制御な
どに用いられる。ところで、上述の直列入力信号ｅのシ
フト入力の段階では各段の並列入力信号ｆはクロック信
号門ｃ毎に変化する。制御機器などにおいて、ある段階
の制御情報をシフトレジスタにセットして制御を行い、
次の段階に移るために制御情報を入れ替えようとすると
、その入れ替えの期間、シフトレジスタの内容が変化す
るので、情報の入れ替えが完了するまで、出力を制御信
号として用いることができず、制御を中断せねばならず
、制御機器の機能を大いに損うものであつた。この発明
は以上のような点に鑑みてなされたもので、シフトレジ
スタの各段に従来のシフト用フリップフロップの他にラ
ッチ用フリップフロップを設け、これによつて直列入力
信号のシフト中も変化しない出力が得られるとともに、
更に新人力信号が既に入力されている情報と変化してい
るかどうかを検出する機能を有するシフトレジスタを提
供することを目的としている。
第２図はこの発明の一実施例のシフトレジスタの１ビッ
ト分を示すブロック構成図で、第１図の従来例と同等部
分は同一符号で示しその説明を省略する。
ト分を示すブロック構成図で、第１図の従来例と同等部
分は同一符号で示しその説明を省略する。
図において、１３はラッチ用フリップフロップ、１４は
インバータ、１５はラッチ信号ｇの入力端子、１６はラ
ッチ並列出力信号ｈの出力端子、１７は入力切換信号１
の入力端子、１８は排他的論理和（ＥＸ−０Ｒ）ゲート
、１９はインバータ、２０，２１は３入力ＡＮＤゲート
、２２は３入力ＮＯＲゲートである。この実施例の構成
において、シフト信号ａが６“Ｈ゛ロード信号ｂが゜“
Ｌ゛のときは直列入力モードで、ＡＮＤゲート２０およ
び２１は０ＦＦとなり、直列入力信号ｅがＡＮＤゲート
７、ＮＯＲゲート２２およびインバータ１０を経てフリ
ップフロップ１１に供給され、クロック信号ｃによつて
フリップフロップ１１に記憶され並列出力信号ｆとして
出力される。
インバータ、１５はラッチ信号ｇの入力端子、１６はラ
ッチ並列出力信号ｈの出力端子、１７は入力切換信号１
の入力端子、１８は排他的論理和（ＥＸ−０Ｒ）ゲート
、１９はインバータ、２０，２１は３入力ＡＮＤゲート
、２２は３入力ＮＯＲゲートである。この実施例の構成
において、シフト信号ａが６“Ｈ゛ロード信号ｂが゜“
Ｌ゛のときは直列入力モードで、ＡＮＤゲート２０およ
び２１は０ＦＦとなり、直列入力信号ｅがＡＮＤゲート
７、ＮＯＲゲート２２およびインバータ１０を経てフリ
ップフロップ１１に供給され、クロック信号ｃによつて
フリップフロップ１１に記憶され並列出力信号ｆとして
出力される。
従つて直列入力信号ｅを順次１ビットずつ供給し、その
都度クロック信号ｃを供給すると直列入力信号ｅは各段
１Ａ，１Ｂ・・のシフト用フリップフロップ１１を順次
シフトして入力される。このようにしてシフト入力が完
了した時点でラッチ信号ｇを供給すると、各段のシ．フ
ト翔フリップフロップ１１の記憶内容は当該段のラッチ
用フリップフロップ１３へインバータ１４を介して入力
記憶され、ラッチ並列出力信号ｈとして出力端子１６へ
出力される。このようにラッチ用フリップフロップ１３
へラッチした後は、このラッチ並列出力信号ｈを外部回
路の制御に使用するようにすれば、次の直列入力信号ｅ
のシフト入力動作がはじまつても何の影響をも受けず制
御を継続でき、その入力動作完後任意の時点にラッチ信
号ｇによつてラッチ用フリップフロップ１３の内容を入
れかえて、次のステップへ連続移行ができる。次に、シ
フト信号ａが′６Ｖ１、ロード信号ｂが“゜Ｈ゛で更に
入力切換信号１が゜“Ｈ゛のときは、．ＡＮＤゲート７
および２０は０ＦＦとなり、各段の並列入力信号ｄがＡ
ＮＤゲート２１、ＮＯＲゲート２２およびインバータ１
０を経て当該段のフリップフロップ１１へ供給されクロ
ック信号Ｃ１発で各）段一斉にフリップフロップ１１に
記憶される。
都度クロック信号ｃを供給すると直列入力信号ｅは各段
１Ａ，１Ｂ・・のシフト用フリップフロップ１１を順次
シフトして入力される。このようにしてシフト入力が完
了した時点でラッチ信号ｇを供給すると、各段のシ．フ
ト翔フリップフロップ１１の記憶内容は当該段のラッチ
用フリップフロップ１３へインバータ１４を介して入力
記憶され、ラッチ並列出力信号ｈとして出力端子１６へ
出力される。このようにラッチ用フリップフロップ１３
へラッチした後は、このラッチ並列出力信号ｈを外部回
路の制御に使用するようにすれば、次の直列入力信号ｅ
のシフト入力動作がはじまつても何の影響をも受けず制
御を継続でき、その入力動作完後任意の時点にラッチ信
号ｇによつてラッチ用フリップフロップ１３の内容を入
れかえて、次のステップへ連続移行ができる。次に、シ
フト信号ａが′６Ｖ１、ロード信号ｂが“゜Ｈ゛で更に
入力切換信号１が゜“Ｈ゛のときは、．ＡＮＤゲート７
および２０は０ＦＦとなり、各段の並列入力信号ｄがＡ
ＮＤゲート２１、ＮＯＲゲート２２およびインバータ１
０を経て当該段のフリップフロップ１１へ供給されクロ
ック信号Ｃ１発で各）段一斉にフリップフロップ１１に
記憶される。
更に、シフト信号ａが“゜Ｌ゛、ロード信号ｂが“Ｈ゛
、入力切替信号１が゜゜Ｌ゛のときは、ＡＮＤゲート７
および２１は０ＦＦとなり、ＥＸ−０Ｒゲート１８によ
つて得られる並列入力信号ｄと並列：出力信号ｆとのＥ
Ｘ−０Ｒ信号がＮ１ゲート２０、ＮＯＲゲート２２およ
びインバータ１０を経てフリップフロップ１１に供給さ
れ、クロック信号ｃによつてフリップフロップ１１に記
憶される。この動作も各段並列に一斉に行われる。これ
によつて、過去の記憶内容である並列出力信号ｆと新し
い並列入力信号ｄとが一致しておれば６１―不一致であ
れば６゜Ｈ″がフリップフロップ１１へ入力記憶される
。従つて、この動作終了後、各段の並列出力信号ｆを見
れば、上記一致・不一致の検知が可能である。勿論この
一致検出動作を実行すれば、フリップフロップ１１の記
憶内容は破壊されるので、それ以前にラッチ信号ｇによ
つてラッチ用フリップフロップ１３へラッチしておけば
記憶内容の保全ができる。また、第２図の実施例におい
て、並列出力信号ｆの並列出力端子１２が設けられてい
ないときには、上記一致検出動作を行つた後に、シフト
信号ａを゜６Ｗ゛、ロード信号ｂを６“Ｌ゛として、ク
ロック信号ｃをこのシフトレジスタの段数に対応する数
だけ供給すると最終段のフリップフロップ１１の出力と
して、その一致検出結果が直列に得られる。
、入力切替信号１が゜゜Ｌ゛のときは、ＡＮＤゲート７
および２１は０ＦＦとなり、ＥＸ−０Ｒゲート１８によ
つて得られる並列入力信号ｄと並列：出力信号ｆとのＥ
Ｘ−０Ｒ信号がＮ１ゲート２０、ＮＯＲゲート２２およ
びインバータ１０を経てフリップフロップ１１に供給さ
れ、クロック信号ｃによつてフリップフロップ１１に記
憶される。この動作も各段並列に一斉に行われる。これ
によつて、過去の記憶内容である並列出力信号ｆと新し
い並列入力信号ｄとが一致しておれば６１―不一致であ
れば６゜Ｈ″がフリップフロップ１１へ入力記憶される
。従つて、この動作終了後、各段の並列出力信号ｆを見
れば、上記一致・不一致の検知が可能である。勿論この
一致検出動作を実行すれば、フリップフロップ１１の記
憶内容は破壊されるので、それ以前にラッチ信号ｇによ
つてラッチ用フリップフロップ１３へラッチしておけば
記憶内容の保全ができる。また、第２図の実施例におい
て、並列出力信号ｆの並列出力端子１２が設けられてい
ないときには、上記一致検出動作を行つた後に、シフト
信号ａを゜６Ｗ゛、ロード信号ｂを６“Ｌ゛として、ク
ロック信号ｃをこのシフトレジスタの段数に対応する数
だけ供給すると最終段のフリップフロップ１１の出力と
して、その一致検出結果が直列に得られる。
以上詳述したように、この発明になるシフトレジスタは
入力信号受入れ用のフリップフロップの他にラッチ用の
フリップフロップを有し、必要に応じてこのラッチ用フ
リツプフロツプヘラツチしてその出力を使用できるよう
にしたので、次の入力信号の受入れなどで受入れ用フリ
ップフロップの内容が変化している間も、変化しないラ
ッチ出力を有効に利用できる。
入力信号受入れ用のフリップフロップの他にラッチ用の
フリップフロップを有し、必要に応じてこのラッチ用フ
リツプフロツプヘラツチしてその出力を使用できるよう
にしたので、次の入力信号の受入れなどで受入れ用フリ
ップフロップの内容が変化している間も、変化しないラ
ッチ出力を有効に利用できる。
更に、旧人力内容と新人力信号とのＥＸ−０Ｒを入力す
ることもできるようにしたので、両者間の変化の有無を
検出する機能をもち、各種の用途に有効である。
ることもできるようにしたので、両者間の変化の有無を
検出する機能をもち、各種の用途に有効である。
第１図は従来のシフトレジスタの一例の１ビット分を示
すブロック構成図、第２図はこの発明の一実施例のシフ
トレジスタの１ビット分のブロック構成図である。 図において、１はシフトレジスタ、２はシフト信号ａの
入力端子、３はロード信号ｂの入力端子、４はクロック
信号ｃの入力端子、５は並列入力信号ｄの入力端子、６
は直列入力信号ｅの入力端子、１１は（第１の）フリッ
プフロップ、１３はラッチ用（第２の）フリップフロッ
プ、１５はラッチ信号ｇの入力端子、１７は入力切替信
号１の入力端子、７は直列入力用ＡＮＤゲート、１８は
ＥＸ−０Ｒゲート、２０はＥＸ−０Ｒ入力用．ＡＮＤゲ
ート、２１は並列入力用ＡＮＤゲートである。
すブロック構成図、第２図はこの発明の一実施例のシフ
トレジスタの１ビット分のブロック構成図である。 図において、１はシフトレジスタ、２はシフト信号ａの
入力端子、３はロード信号ｂの入力端子、４はクロック
信号ｃの入力端子、５は並列入力信号ｄの入力端子、６
は直列入力信号ｅの入力端子、１１は（第１の）フリッ
プフロップ、１３はラッチ用（第２の）フリップフロッ
プ、１５はラッチ信号ｇの入力端子、１７は入力切替信
号１の入力端子、７は直列入力用ＡＮＤゲート、１８は
ＥＸ−０Ｒゲート、２０はＥＸ−０Ｒ入力用．ＡＮＤゲ
ート、２１は並列入力用ＡＮＤゲートである。
Claims (1)
- １ 順に直列に接続された複数個の第１のフリップフロ
ップ回路、直列入力信号をクロック信号に応じて上記直
列接続された複数個の第１のフリップフロップ回路へ順
次シフト入力させる直列入力ゲート手段、上記各第１の
フリップフロップ回路に並列に入力信号を入力させる並
列入力ゲート手段、上記各第１のフリップフロップ回路
への入力信号と当該フリップフロップ回路の記憶内容と
の排他的論理和信号を当該フリップフロップ回路へ入力
させる排他的論理和入力ゲート手段、及び上記各第１の
フリップフロップ回路の記憶内容を所望の時点にラッチ
信号に応じてラッチ記憶する第２のフリップフロップ回
路を備えたことを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039793A JPS6045513B2 (ja) | 1980-03-25 | 1980-03-25 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039793A JPS6045513B2 (ja) | 1980-03-25 | 1980-03-25 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56134395A JPS56134395A (en) | 1981-10-21 |
| JPS6045513B2 true JPS6045513B2 (ja) | 1985-10-09 |
Family
ID=12562824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55039793A Expired JPS6045513B2 (ja) | 1980-03-25 | 1980-03-25 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045513B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513179B2 (ja) * | 1985-12-25 | 1996-07-03 | 日本電気株式会社 | カウンタ付直列−並列変換回路 |
-
1980
- 1980-03-25 JP JP55039793A patent/JPS6045513B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56134395A (en) | 1981-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100257415B1 (ko) | 스캐너블 플립플롭 회로 및 이 스캐너블 플립플롭 회로에서 이용되는 방법 | |
| JP2946658B2 (ja) | フリップフロップ回路 | |
| US4780666A (en) | Semiconductor integrated circuit device having rest function | |
| JPH071493B2 (ja) | テスト補助回路 | |
| US5913055A (en) | Data driven information processor for executing and debugging a data flow graph without revising the data flow graph | |
| US5440569A (en) | Flip-flop circuits for testing LSI gate arrays | |
| JPS6045513B2 (ja) | シフトレジスタ | |
| JPS63148180A (ja) | ランダムパターン発生用の論理モジユール | |
| US6272656B1 (en) | Semiconductor integrated circuit including test facilitation circuit and test method thereof | |
| US20060097766A1 (en) | Scannable latch | |
| KR100396096B1 (ko) | 반도체 집적 회로의 테스트 회로 | |
| JP3695768B2 (ja) | テスト回路の検証方法 | |
| JP3185426B2 (ja) | メモリデバイス検査用データ転送回路 | |
| JP2674338B2 (ja) | 半導体集積回路の試験回路 | |
| JP3341421B2 (ja) | 計数回路 | |
| JPH0481896B2 (ja) | ||
| JPS6295476A (ja) | テスト回路 | |
| JP2533946B2 (ja) | 集積回路 | |
| JPH01183211A (ja) | 信号保持回路 | |
| JPS58182200A (ja) | 記憶装置 | |
| US2885657A (en) | Storage shifting apparatus | |
| JP3222251B2 (ja) | 半導体集積回路装置のテスト補助回路 | |
| JPH04159809A (ja) | 論理回路 | |
| JPH05333103A (ja) | 半導体集積回路 | |
| JPH0210176A (ja) | テスト端子を持つ半導体集積回路 |