JPS6045516B2 - 波形記憶装置 - Google Patents
波形記憶装置Info
- Publication number
- JPS6045516B2 JPS6045516B2 JP56200429A JP20042981A JPS6045516B2 JP S6045516 B2 JPS6045516 B2 JP S6045516B2 JP 56200429 A JP56200429 A JP 56200429A JP 20042981 A JP20042981 A JP 20042981A JP S6045516 B2 JPS6045516 B2 JP S6045516B2
- Authority
- JP
- Japan
- Prior art keywords
- analog
- holding circuit
- value holding
- sampling clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、波形記憶装置に関するもので、アナログ、デ
ジタル変換器のサンプリングクロック周波数より高い周
波数成分をもつ入力信号に対し自動的に包絡線をとらえ
、また低い周波数成分に対しては通常の波形記憶装置と
同様にサンプリングクロックごとにアナログ量をそのま
まとらえ、アナログ・デジタル変換し記憶することを目
的とする。
ジタル変換器のサンプリングクロック周波数より高い周
波数成分をもつ入力信号に対し自動的に包絡線をとらえ
、また低い周波数成分に対しては通常の波形記憶装置と
同様にサンプリングクロックごとにアナログ量をそのま
まとらえ、アナログ・デジタル変換し記憶することを目
的とする。
従来の波形記憶装置においては、最高サンプリング周波
数には限界があり、入力信号に対するアナログ・デジタ
ル変換の忠実度に制限を与える。
数には限界があり、入力信号に対するアナログ・デジタ
ル変換の忠実度に制限を与える。
第１図は従来装置の波形を示しており、入力信号ａをサ
ンプリングクロックをでサンプリングすると第１図ｃの
ようになる。各点はサンプルされた信号レベルを示して
いる。なお第１図において、説明的な補助線も併記して
いる。本例ではアナログ・デジタル変換器あるいはメモ
リー等の制約から充分に高いサンプリング周波数が得ら
れない場合のサンプリング波形を示しており、第１図ｃ
のように入力信号の詳細な部分が失なわれ波形記憶装置
の周波数特性に限界を与えるものである。通常アナログ
・デジタル変換装置のサンプリング周波数は入力信号の
周波数の２、賠以上必要とされるため、特にビデオ信号
のように高周波成分の多く含まれる信号を入力とする波
形記憶装置では、アナログ・デジタル変換器のサンプリ
ング周波数を高める必要があり高価な装置となる欠点が
ある。本発明はこのような欠点を除去するものであり、
以下に本発明の一実施例について第２図とともに説明す
る。
ンプリングクロックをでサンプリングすると第１図ｃの
ようになる。各点はサンプルされた信号レベルを示して
いる。なお第１図において、説明的な補助線も併記して
いる。本例ではアナログ・デジタル変換器あるいはメモ
リー等の制約から充分に高いサンプリング周波数が得ら
れない場合のサンプリング波形を示しており、第１図ｃ
のように入力信号の詳細な部分が失なわれ波形記憶装置
の周波数特性に限界を与えるものである。通常アナログ
・デジタル変換装置のサンプリング周波数は入力信号の
周波数の２、賠以上必要とされるため、特にビデオ信号
のように高周波成分の多く含まれる信号を入力とする波
形記憶装置では、アナログ・デジタル変換器のサンプリ
ング周波数を高める必要があり高価な装置となる欠点が
ある。本発明はこのような欠点を除去するものであり、
以下に本発明の一実施例について第２図とともに説明す
る。
第２図において、１は入力端子であり、この入力端子１
にはアナログ入力（第３図ａ）が加わる。２は増幅器等
を含む緩衝回路で、Ｊ最高値保持回路３および最低値保
持回路４を駆動する。
にはアナログ入力（第３図ａ）が加わる。２は増幅器等
を含む緩衝回路で、Ｊ最高値保持回路３および最低値保
持回路４を駆動する。
上記最高値保持回路３はゲート信号５およびリセット信
号６により制御されアナログ・デジタル変換回路９に接
続される。このアナログ・ディジタル変換回路９はサン
プリングクロック１１７により制御され最高値を量子化
し記憶回路１３へ送る。最低値保持回路４はゲート信号
７およびリセット信号８により制御されアナログ●デジ
タル変換回路１０に接続される。このアナログ・ディジ
タル変換回路１０はサンプリングクロック１２に依り制
御され最低値を量子化し記憶回路１４へ送る。次に上記
実施例の動作を説明する。
号６により制御されアナログ・デジタル変換回路９に接
続される。このアナログ・ディジタル変換回路９はサン
プリングクロック１１７により制御され最高値を量子化
し記憶回路１３へ送る。最低値保持回路４はゲート信号
７およびリセット信号８により制御されアナログ●デジ
タル変換回路１０に接続される。このアナログ・ディジ
タル変換回路１０はサンプリングクロック１２に依り制
御され最低値を量子化し記憶回路１４へ送る。次に上記
実施例の動作を説明する。
最高値保持回路３は、第３図ｂに示すゲート信号５が高
位レベル（以下゜゜１゛という）の期間に加わる緩衝回
路２の出力信号のうちの最高値を検出し保持する。つぎ
にアナログ・デジタル変換器９は第３図ｃに示すサンプ
リングクロック１１が′４ｒ′の期間にアナログ・デジ
タル変換し記憶回路１３に転送する。第３図ｄに示すリ
セット信号６はアナログ・デジタル変換を終了する都度
加えられ、最高値保持回路３の出力は緩衝回路２の出力
信号のとりうる最低値より低い値に初期設定され次回の
最高値を持ちうける。最低値保持回路４は第３図ｂに示
すゲート信号７が“１゛の期間に加わる緩衝回路２に出
力信号のうち最低電圧を検出し保持する。第３図ｃに示
すサンプリングクロック１２が，゜′Ｒ５の期間にアナ
ログ●ディジタル変換器１０はアナログ・デジタル変換
し記憶回路１４に転送する。第３図ｄに示すリセット信
号８によつて最低値保持回路４の出力は緩衝回路２の出
力信号のとりうる最高値より低い値に初期設定され次回
の２最低値を持ちうける。したがつ本装置は５，７，６
，８，１１，１２が周期的に供給されるためゲート信号
５，７が′６Ｆ３の期間毎にアナログ入力信号の最高値
と最低値を検出しアナログ・デジタル変換器９，１０を
介し夫々記憶することが可能３である。なお記憶回路１
３，１４を表示装置に置き換えても、またアナログスイ
ッチ素子等を利用してアナログ・デジタル変換回路９，
１０を一体化してもよいものである。本発明装置は上記
のような構成であり、例えば第１図のａに示す信号が入
力された場合、第４図に示すように入力信号に対しサン
プリングクロックの周囲が速い部分は通常のアナログ・
デジタル変換器として働くがサンプリングクロックの周
期に比較し入力信号の変化が速い部分に対しては自動的
に包絡線をとらえ、アナログ・デジタル変換を行なうこ
とができる。
位レベル（以下゜゜１゛という）の期間に加わる緩衝回
路２の出力信号のうちの最高値を検出し保持する。つぎ
にアナログ・デジタル変換器９は第３図ｃに示すサンプ
リングクロック１１が′４ｒ′の期間にアナログ・デジ
タル変換し記憶回路１３に転送する。第３図ｄに示すリ
セット信号６はアナログ・デジタル変換を終了する都度
加えられ、最高値保持回路３の出力は緩衝回路２の出力
信号のとりうる最低値より低い値に初期設定され次回の
最高値を持ちうける。最低値保持回路４は第３図ｂに示
すゲート信号７が“１゛の期間に加わる緩衝回路２に出
力信号のうち最低電圧を検出し保持する。第３図ｃに示
すサンプリングクロック１２が，゜′Ｒ５の期間にアナ
ログ●ディジタル変換器１０はアナログ・デジタル変換
し記憶回路１４に転送する。第３図ｄに示すリセット信
号８によつて最低値保持回路４の出力は緩衝回路２の出
力信号のとりうる最高値より低い値に初期設定され次回
の２最低値を持ちうける。したがつ本装置は５，７，６
，８，１１，１２が周期的に供給されるためゲート信号
５，７が′６Ｆ３の期間毎にアナログ入力信号の最高値
と最低値を検出しアナログ・デジタル変換器９，１０を
介し夫々記憶することが可能３である。なお記憶回路１
３，１４を表示装置に置き換えても、またアナログスイ
ッチ素子等を利用してアナログ・デジタル変換回路９，
１０を一体化してもよいものである。本発明装置は上記
のような構成であり、例えば第１図のａに示す信号が入
力された場合、第４図に示すように入力信号に対しサン
プリングクロックの周囲が速い部分は通常のアナログ・
デジタル変換器として働くがサンプリングクロックの周
期に比較し入力信号の変化が速い部分に対しては自動的
に包絡線をとらえ、アナログ・デジタル変換を行なうこ
とができる。
また最高値保持回路および最低値保持回路は例えばシヨ
ツトキーバリアダ・イオードで構成することができ、高
速度と経済性の秀れた波形記憶装置を提供することがで
きるものである。以上のように本発明によれば、アナロ
グ・ディジタル変換器のサンプリング周波数より高い周
波数成分をもつ入力信号に対しては自動的に包絡線をと
らえるこができ、また低い周波数成分に対してはサンプ
リングクロックごとにアナログ量をそのままとらえるこ
とができる利点を有するものである。
ツトキーバリアダ・イオードで構成することができ、高
速度と経済性の秀れた波形記憶装置を提供することがで
きるものである。以上のように本発明によれば、アナロ
グ・ディジタル変換器のサンプリング周波数より高い周
波数成分をもつ入力信号に対しては自動的に包絡線をと
らえるこができ、また低い周波数成分に対してはサンプ
リングクロックごとにアナログ量をそのままとらえるこ
とができる利点を有するものである。
第１図ａ−ｃは従来の波形記憶装置の動作説明図、第２
図は本発明の一実施例における波形記憶装置のブロック
図、第３図ａ−ｇは同装置の動作説明図、第４図は本発
明装置に第１図ａの信号を加えたときのサンプリングさ
れた波形を示す図である。 １・・・・・・入力端子、２・・・・・・緩衝回路、３
・・・・・・最高値保持回路、４・・・・・・最低値保
持回路、５・・・・・・ゲート信号入力端子、６・・・
・・・リセット信号入力端子、７・・・・・・ゲート信
号入力端子、８・・・・・・リセット信号入力端子、９
，１０・・・・・・アナログ・デジタル変換器、１１，
１２・・・・・・サンプリングクロック入力端子、１３
，１４・・・・・記憶回路。
図は本発明の一実施例における波形記憶装置のブロック
図、第３図ａ−ｇは同装置の動作説明図、第４図は本発
明装置に第１図ａの信号を加えたときのサンプリングさ
れた波形を示す図である。 １・・・・・・入力端子、２・・・・・・緩衝回路、３
・・・・・・最高値保持回路、４・・・・・・最低値保
持回路、５・・・・・・ゲート信号入力端子、６・・・
・・・リセット信号入力端子、７・・・・・・ゲート信
号入力端子、８・・・・・・リセット信号入力端子、９
，１０・・・・・・アナログ・デジタル変換器、１１，
１２・・・・・・サンプリングクロック入力端子、１３
，１４・・・・・記憶回路。
Claims (1)
- １ サンプリングクロックに同期して周期的にリセット
される最高値保持回路および最底値保持回路を有し、ア
ナログ信号を上記最高値保持回路および最底値保持回路
を介してアナログ・デジタル変換器に印加し、サンプリ
ングクロック周期ごとにアナログ信号の最高値と最底値
を同時または交互にアナログ・デジタル変換し、サンプ
リングクロック周波数より高い周波数成分をもつアナロ
グ信号に対して包絡線をとらえることを特徴とする波形
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200429A JPS6045516B2 (ja) | 1981-12-11 | 1981-12-11 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200429A JPS6045516B2 (ja) | 1981-12-11 | 1981-12-11 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58100299A JPS58100299A (ja) | 1983-06-14 |
| JPS6045516B2 true JPS6045516B2 (ja) | 1985-10-09 |
Family
ID=16424147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200429A Expired JPS6045516B2 (ja) | 1981-12-11 | 1981-12-11 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045516B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2381313A2 (fr) * | 1975-12-31 | 1978-09-15 | Labo Electronique Physique | Enregistrement et visualisation de signaux |
| JPS5713499Y2 (ja) * | 1978-07-31 | 1982-03-18 |
-
1981
- 1981-12-11 JP JP56200429A patent/JPS6045516B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58100299A (ja) | 1983-06-14 |
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