JPS6096933A - 周波数帯域変換回路 - Google Patents
周波数帯域変換回路Info
- Publication number
- JPS6096933A JPS6096933A JP20432083A JP20432083A JPS6096933A JP S6096933 A JPS6096933 A JP S6096933A JP 20432083 A JP20432083 A JP 20432083A JP 20432083 A JP20432083 A JP 20432083A JP S6096933 A JPS6096933 A JP S6096933A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- analog
- filter
- frequency
- frequency band
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 18
- 230000005540 biological transmission Effects 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 3
- 239000000284 extract Substances 0.000 abstract description 2
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
Landscapes
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、アナログ入力信号の周波数帯域を圧縮または
伸長して出力する周波数帯域変換回路に関し、特にアナ
ログ時分割伝送素子を用いることによシ、回路を大幅に
簡略化した周波数帯域変換回路に関するものである。
伸長して出力する周波数帯域変換回路に関し、特にアナ
ログ時分割伝送素子を用いることによシ、回路を大幅に
簡略化した周波数帯域変換回路に関するものである。
従来技術
周波数帯域変換回路は、アナログ入力信号の周波数帯域
を圧縮または伸氏して出力するものである。そして、従
来一般に用いられている周波数帯域変換回路は、アナロ
グ・ディジタル変挽回路を用いて入力アナログ信号をデ
ィジタル信号に変換した後にメモリに順次書き込み、こ
のメモリの内容を書き込み時と異なる速度で順次読み出
してアナログ信号に戻す構成となっている。
を圧縮または伸氏して出力するものである。そして、従
来一般に用いられている周波数帯域変換回路は、アナロ
グ・ディジタル変挽回路を用いて入力アナログ信号をデ
ィジタル信号に変換した後にメモリに順次書き込み、こ
のメモリの内容を書き込み時と異なる速度で順次読み出
してアナログ信号に戻す構成となっている。
しかしながら、上記構成による周波数帯域変換回路は、
アナログ・ディジタル変換回路、メモリ、ディジタル変
換回路を用いるために、回路が複雑になるとともに高価
な素子を必要とするために全体としてコストアップとな
る。また、取シ扱う情報量が多い場合には、メモリの容
量もこれに伴なって大容量化する必要が生ずる問題を有
し−Ｃいる。
アナログ・ディジタル変換回路、メモリ、ディジタル変
換回路を用いるために、回路が複雑になるとともに高価
な素子を必要とするために全体としてコストアップとな
る。また、取シ扱う情報量が多い場合には、メモリの容
量もこれに伴なって大容量化する必要が生ずる問題を有
し−Ｃいる。
発明の開示
従って、本発明による目的は、高価なアナログ・ディジ
タル変換回路、メモリおよびディジタル・アナログ変換
回路等の素子を用いることなくしてアナログ入力信号に
対する周波数帯域の変換を行なうことである。
タル変換回路、メモリおよびディジタル・アナログ変換
回路等の素子を用いることなくしてアナログ入力信号に
対する周波数帯域の変換を行なうことである。
この様な目的を達成するために本発明は、アナログ入力
信号を００Ｄ、ＢＢＤ等のアナログ時分割伝送素子に供
給して蓄積するとともに、その読み出し時に加えるクロ
ックツξルスの周期を異ならせることにより、アナログ
入力信号の周波数を帯域変換して出力するものである。
信号を００Ｄ、ＢＢＤ等のアナログ時分割伝送素子に供
給して蓄積するとともに、その読み出し時に加えるクロ
ックツξルスの周期を異ならせることにより、アナログ
入力信号の周波数を帯域変換して出力するものである。
発明を実施するための最良な形態
第１図は本発明による周波数帯域変換回路の一実施列を
示す回路図である。同図に於いてｌは入力スイッチであ
って、入力端２に供給されるアナログ人力信号ＩＮの帯
域変換を必要とする部分を取シ出す。３は入力スイッチ
１の出力信号を入力とするローパスフィルタ、４はアナ
ログ時分割伝送素子としてのチャージカップリングデバ
イス（以下００Ｄと称す）であって、ローパスフィルタ
３０出力信号をクロック入力端５に供給される駆動クロ
ックＫｆｌによって取シ込むことによシ時分割アナログ
値として順次蓄積する。従って、入力スイッチｌのオン
時間はＣＯＤに蓄積することが出来る時間以内とする必
要がある。６はローノぐスフイルタフを介して供給され
るＣＯＤ４の出力信号を選択して出刃−８に供給する出
力スイッチである。そしてこのＩｊ６曾、ローノぐスフ
ィルタ３．１ＩＣＯＤ４に於いて発生される折シ返し歪
を除去するだめのものでφって、０ＯＤ４に於ける駆動
クロックＫｆ１またはＫｌ、の周波数に対しＣその周波
数の１／２以下の成分のみを通過〕−る禄にその周波数
特性が設定されている。
示す回路図である。同図に於いてｌは入力スイッチであ
って、入力端２に供給されるアナログ人力信号ＩＮの帯
域変換を必要とする部分を取シ出す。３は入力スイッチ
１の出力信号を入力とするローパスフィルタ、４はアナ
ログ時分割伝送素子としてのチャージカップリングデバ
イス（以下００Ｄと称す）であって、ローパスフィルタ
３０出力信号をクロック入力端５に供給される駆動クロ
ックＫｆｌによって取シ込むことによシ時分割アナログ
値として順次蓄積する。従って、入力スイッチｌのオン
時間はＣＯＤに蓄積することが出来る時間以内とする必
要がある。６はローノぐスフイルタフを介して供給され
るＣＯＤ４の出力信号を選択して出刃−８に供給する出
力スイッチである。そしてこのＩｊ６曾、ローノぐスフ
ィルタ３．１ＩＣＯＤ４に於いて発生される折シ返し歪
を除去するだめのものでφって、０ＯＤ４に於ける駆動
クロックＫｆ１またはＫｌ、の周波数に対しＣその周波
数の１／２以下の成分のみを通過〕−る禄にその周波数
特性が設定されている。
この様に構成された周波数帯域変換回路に於いて、入力
４２に列えば第２図Ｆ、）に示すアナログ入力信号Ｉ
Ｎを供給した状態に於いて、入力スイッチ１が第２図（
ｂ）に示すｔＬ−＋２間に於いて閉じられると、アナロ
グ入力信号ＩＮのｔｌ −ｔ１間部分が麻２図ｔｃ）に
示す様にａ、６山される。そして、この入力スイッチ１
ｖ）出力信号はローパスフィルタ３に於いて、０００４
に対する信号蓄積時に用いられる駆動クロックＫｆｌの
周波数に対するｌ／２の成分のみが通過されることによ
って、０（ＪＤ４に於ける折シ返し歪の発生が防止され
る。
４２に列えば第２図Ｆ、）に示すアナログ入力信号Ｉ
Ｎを供給した状態に於いて、入力スイッチ１が第２図（
ｂ）に示すｔＬ−＋２間に於いて閉じられると、アナロ
グ入力信号ＩＮのｔｌ −ｔ１間部分が麻２図ｔｃ）に
示す様にａ、６山される。そして、この入力スイッチ１
ｖ）出力信号はローパスフィルタ３に於いて、０００４
に対する信号蓄積時に用いられる駆動クロックＫｆｌの
周波数に対するｌ／２の成分のみが通過されることによ
って、０（ＪＤ４に於ける折シ返し歪の発生が防止され
る。
この様な処理が加えられたローノミスフイルり３の出力
信号は０ＯＤ４に供給される。ここ電クロック入力端５
に入力スイッチｌのオン期間に同期して第２図（ｄ）に
示す駆動クロックに４１を供給すると、０ＯＤ４はロー
パスフィルタ３の出力信号を駆動クロックＫ（、の周期
で順次アナログ時分割しながら蓄積する。そして、時点
ｔＩ〜１２間に於ける蓄積時間が終了したならば、駆動
クロックを第２図（ｄ）に示すＫｆｏ（停止）として蓄
積情報を保持させる。
信号は０ＯＤ４に供給される。ここ電クロック入力端５
に入力スイッチｌのオン期間に同期して第２図（ｄ）に
示す駆動クロックに４１を供給すると、０ＯＤ４はロー
パスフィルタ３の出力信号を駆動クロックＫ（、の周期
で順次アナログ時分割しながら蓄積する。そして、時点
ｔＩ〜１２間に於ける蓄積時間が終了したならば、駆動
クロックを第２図（ｄ）に示すＫｆｏ（停止）として蓄
積情報を保持させる。
次に第２図（ｄ）に示す時点１３〜１４間に於いて、駆
動クロックＫｌ、よシも周波数の高い駆動クロックＫｆ
、をクロック入力端５に供給すると、００Ｄ４に蓄積さ
れている時分割アナログ信号は、この駆動クロックＫｆ
、に同期して順次出力される。そして、この０ＯＤ４の
出力信号は、ローパスフィルタフに於いて駆動クロック
Ｋｆ。
動クロックＫｌ、よシも周波数の高い駆動クロックＫｆ
、をクロック入力端５に供給すると、００Ｄ４に蓄積さ
れている時分割アナログ信号は、この駆動クロックＫｆ
、に同期して順次出力される。そして、この０ＯＤ４の
出力信号は、ローパスフィルタフに於いて駆動クロック
Ｋｆ。
の周波数に対してｌ／２０周波数成分のみを通すローパ
スフィルタ７を介して第２図（ｅ）に時ｆ’ｄｌｔｘ〜
１４間に示す波形として出力される。この場合、第２図
（ｃ）に時間１１〜１１間に於いて示すアナログ入力信
号波形は、０ＯＤ４の読み出し時に於ける駆動クロック
Ｋｆ、の周波数増加分（Ｋｈ −Ｋｆｔ ）だけ短縮さ
れて第２図（ｅ）に示、す時間ｔ３〜ｔ４として出力さ
れることがら、このアナログ出方信号はアナログ入力信
号の周波数帯域を圧縮したものとなる。そして、このロ
ーノぞスフイルタフの出力信号は、嬉２図（ｆ）に示す
様に、［１クロツクＫｆｌの供給期間である時間ｔｌ−
１４の期間に於すてオンとなる出方スイッチ６を介して
出方端８に供給される。
スフィルタ７を介して第２図（ｅ）に時ｆ’ｄｌｔｘ〜
１４間に示す波形として出力される。この場合、第２図
（ｃ）に時間１１〜１１間に於いて示すアナログ入力信
号波形は、０ＯＤ４の読み出し時に於ける駆動クロック
Ｋｆ、の周波数増加分（Ｋｈ −Ｋｆｔ ）だけ短縮さ
れて第２図（ｅ）に示、す時間ｔ３〜ｔ４として出力さ
れることがら、このアナログ出方信号はアナログ入力信
号の周波数帯域を圧縮したものとなる。そして、このロ
ーノぞスフイルタフの出力信号は、嬉２図（ｆ）に示す
様に、［１クロツクＫｆｌの供給期間である時間ｔｌ−
１４の期間に於すてオンとなる出方スイッチ６を介して
出方端８に供給される。
ここで、アナログ入力信号に対するアナログ出方信号の
圧縮率は、０００４がアナログ入力信号を時分割的に収
シ込んで蓄積する場合に於ける駆動クロックＫｆｌと、
この蓄積されている時分割アナログ信号を順次出方する
場合に於ける駆動クロックＫｆｌとの周波数比となシ、
駆動ンロツクＫｆ！の周波数をＫｆ、がら高めることに
よって周波数帯域の圧縮比が上昇することになる。また
、駆動クロックＫｆ、の周波数をＫｆ、の周波数よシも
下げると、送出されるアナログ出力信号の周波数帯域が
アナログ入力信号に対して伸長されたものとなシ、その
伸長率は駆動クロックに５５ＫｆＨの周波数比となる。
圧縮率は、０００４がアナログ入力信号を時分割的に収
シ込んで蓄積する場合に於ける駆動クロックＫｆｌと、
この蓄積されている時分割アナログ信号を順次出方する
場合に於ける駆動クロックＫｆｌとの周波数比となシ、
駆動ンロツクＫｆ！の周波数をＫｆ、がら高めることに
よって周波数帯域の圧縮比が上昇することになる。また
、駆動クロックＫｆ、の周波数をＫｆ、の周波数よシも
下げると、送出されるアナログ出力信号の周波数帯域が
アナログ入力信号に対して伸長されたものとなシ、その
伸長率は駆動クロックに５５ＫｆＨの周波数比となる。
ここで、周波数帯域の圧縮比あるいは伸長比を変える場
合には、０ＯＤ４に対する駆動クロックＫｔ１ｈるいは
Ｋｆ、が定見られることから、これに伴なってフィルタ
３あるいはフィルタ７のカットオフ周波数をその都度変
える必要があルカ、コのローパスフィルタ３．７として
一般周知のスイッチド・キャノぐシタ・フィルタを用い
るとともに、０ＯＤ４の駆動クロックを嶋１図に点線で
示す様にスイッチド・キヤＡシタ・フィルタによって構
成されるフィルタ３．７に供給することによシ、圧縮比
あるいは伸長比の可変に応じてフィルタ特性も自動的に
可変されることになる。
合には、０ＯＤ４に対する駆動クロックＫｔ１ｈるいは
Ｋｆ、が定見られることから、これに伴なってフィルタ
３あるいはフィルタ７のカットオフ周波数をその都度変
える必要があルカ、コのローパスフィルタ３．７として
一般周知のスイッチド・キャノぐシタ・フィルタを用い
るとともに、０ＯＤ４の駆動クロックを嶋１図に点線で
示す様にスイッチド・キヤＡシタ・フィルタによって構
成されるフィルタ３．７に供給することによシ、圧縮比
あるいは伸長比の可変に応じてフィルタ特性も自動的に
可変されることになる。
以上説明した様に、本発明による周波数帯域変換回路に
於いては、アナログ・デイノタル変巻回路、メモリおよ
びディジタル・アナログ変換回路等の高価な素子を用い
ることなく、簡単でかつ安価な素子を用いた回路で周波
数帯域の変換が容易に行なえる優れた効果を有する。
於いては、アナログ・デイノタル変巻回路、メモリおよ
びディジタル・アナログ変換回路等の高価な素子を用い
ることなく、簡単でかつ安価な素子を用いた回路で周波
数帯域の変換が容易に行なえる優れた効果を有する。
第１図は本発明による周波数帯域変換回路の一実施例を
示す回路図、第２図（，３〜（ｆ）は第１図に示す回路
の各部動作波形図である。 １・・・入力スイッチ、２・・・入力端、３．７・・・
ローノぞスフィルタ、４・・・アナログ時分割伝送素子
（ＣＯＤ、ＢＢＤ）、５・・・クロック入力端、６・・
・出力スイッチ、８・・・出力端。
示す回路図、第２図（，３〜（ｆ）は第１図に示す回路
の各部動作波形図である。 １・・・入力スイッチ、２・・・入力端、３．７・・・
ローノぞスフィルタ、４・・・アナログ時分割伝送素子
（ＣＯＤ、ＢＢＤ）、５・・・クロック入力端、６・・
・出力スイッチ、８・・・出力端。
Claims (2)
- （１） アナログ入力信号の所望期間を取シ込む入力ス
イッチと、この入力スイッチの出力端に接続された第１
のフィルタと、この第１のフィルタ出力を第１の駆動ク
ロックに応じて順次アナログ時分割信号として取ル込む
ことによシ蓄積するとともに、前記第１の駆動クロック
と異なる周波数の第２の駆動クロックに応じて前記アナ
ログ時分割信号の蓄積情報を第２のフィルタを介して順
次出力するアナログ時分割伝送素子と、前記第２のフィ
ルタ出力を前記第２の駆動クロックの供給に同期して出
力する出力スイッチとを備え、前記第１のフィルタは帛
１の駆動クロック周波数の１／２以下を通過帯域とし、
前記第２のフィルタは第２の駆動クロック周波数の１／
２以下を通過帯域とすることを特徴とする周波数帯域変
換回路。 - （２） 第１．第２のフィルタはスイッチド・キャパシ
タ・フィルタによって構成されるとともに、第１のフィ
ルタは第１の駆動クロックをクロック入力とし、第２の
フィルタは＠２の駆動クロックをクロック入力とするこ
とを特徴とする特許請求の範囲＠１項記載の周波数帯域
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20432083A JPS6096933A (ja) | 1983-10-31 | 1983-10-31 | 周波数帯域変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20432083A JPS6096933A (ja) | 1983-10-31 | 1983-10-31 | 周波数帯域変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6096933A true JPS6096933A (ja) | 1985-05-30 |
Family
ID=16488529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20432083A Pending JPS6096933A (ja) | 1983-10-31 | 1983-10-31 | 周波数帯域変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096933A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917709A (ja) * | 1972-06-07 | 1974-02-16 | ||
| JPS56119909A (en) * | 1980-02-22 | 1981-09-19 | Victor Co Of Japan Ltd | Reproducing device for speed variable digital signal |
-
1983
- 1983-10-31 JP JP20432083A patent/JPS6096933A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917709A (ja) * | 1972-06-07 | 1974-02-16 | ||
| JPS56119909A (en) * | 1980-02-22 | 1981-09-19 | Victor Co Of Japan Ltd | Reproducing device for speed variable digital signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0469159B1 (en) | Sampling rate conversion apparatus | |
| JPH0340972B2 (ja) | ||
| WO1993026093A1 (fr) | Convertisseur analogique/numerique et convertisseur numerique/analogique de forme d'onde | |
| JPS6145409B2 (ja) | ||
| EP0749084B1 (en) | Direct digital synthesizer | |
| JPH10126645A (ja) | 周波数変換装置 | |
| EP0282279A2 (en) | Apparatus for compressing and/or expanding time base | |
| JP2583610B2 (ja) | Ａ／ｄ、ｄ／ａ変換装置 | |
| JPH0529520Y2 (ja) | ||
| JPS62145927A (ja) | デ−タ変換装置 | |
| JP3146878B2 (ja) | クロックレート変換回路 | |
| JP2625758B2 (ja) | 標本化周波数変換回路 | |
| JPS6238717B2 (ja) | ||
| JPH11312978A (ja) | データ変換装置 | |
| JP2925333B2 (ja) | プッシュボタン信号発生回路 | |
| JPS6326033A (ja) | Ａｄ変換装置 | |
| JP3109316B2 (ja) | 波形発生装置 | |
| JPS60136830A (ja) | 演算処理装置 | |
| JPH06188636A (ja) | 波形発生装置 | |
| KR940016159A (ko) | 비데오 테이프 레코더의 다기능 모드의 오디오 처리회로 | |
| JPH01317015A (ja) | 測距信号遅延装置 | |
| JPS6045516B2 (ja) | 波形記憶装置 | |
| JPH0250507A (ja) | サンプリング周波数変換器 | |
| JPS57133781A (en) | Compressing and expanding device for composite video signal | |
| JPH05276048A (ja) | デジタル／アナログ変換回路 |