JPS6045828B2 - マスクメモリ - Google Patents
マスクメモリInfo
- Publication number
- JPS6045828B2 JPS6045828B2 JP53099317A JP9931778A JPS6045828B2 JP S6045828 B2 JPS6045828 B2 JP S6045828B2 JP 53099317 A JP53099317 A JP 53099317A JP 9931778 A JP9931778 A JP 9931778A JP S6045828 B2 JPS6045828 B2 JP S6045828B2
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- Japan
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- control signal
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- Expired
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体回路の不良解析をより効果的・効率
的に行うことを可能にしたマスクメモリに関するもので
ある。
的に行うことを可能にしたマスクメモリに関するもので
ある。
第１図は従来のマスクメモリの構成を示したもので、
１は試験パターン発生器、２は被試験回路、３は比較器
、４はマスクメモリである。
１は試験パターン発生器、２は被試験回路、３は比較器
、４はマスクメモリである。
第２図は被試験回路２としてメモリ回路を想定した場合
の試験工程の一例である。 第１図を用いてマスクメモ
リ４の動作を説明すると、まず試験パターン発生器１よ
り被試験回路２に対してアドレス信号、データ信号、読
み出し命令信号、書き込み命令信号等のいわゆる試験パ
ターンを印加する。被試験回路２はその試験パターンを
受け、所定の動作たとえば読み出し動作時に所定の書き
込み情報を出力する。マスクメモリ４は、試験パターン
発生器１より発生された読み出し命令信号（ＲＥＡＤ）
あるいはサイクル・クロック（ＣＬＫ）を動作クロック
とし、又、被試験回路２に印加されるアドレス情報ある
いはサイクルクロックを計数したカウンタ出力を受けて
自身のアドレス情報とし、試験開始前にあらかじめ何等
かの方法て格納してある比較器３の比較動作の実行ある
いは禁止命令の情報を読み出し、それを比較器制御信号
として比較器３に送出する。比較器３では試験パターン
発生器１より発生された期待値パターンと被試験回路２
から出力された出力情報とを、前述の比較器制御信号が
比較禁止命令以外の時において各読み出し命令サイクル
毎に比較を行ない、両者が一致した場合に゜゜Ｐａｓｓ
゛，不一致の場合に“Ｆａｉｒ゛と判定する。また、比
較器制御信号が比較禁止命令時には比較器出力は入力の
状態にかかわらず常に゜゜Ｐａｓｓ゛状態となる。具体
的には、まず試験実行前に、被試験回路２の任意の比較
禁止を行うアドレス位置に対応したマスクメモリ４のア
ドレス位置に比較禁止情報を書き込む。試験実行中に被
試験回路２の試験対象部分が試験され、読み出し命令実
行時にマスクメモリ４の被試験回路２の試験対象アドレ
スに対応したアドレス位置の比較禁止情報が同時に読み
出され、比較器制御信号として比較器３に送出される。
比較器３ではこの読み出し命令実行時に比較器制御信号
が比較禁止命令の時には、被試験回路２の出力情報と試
験パターン発生器１からの期待値パターンとの比較結果
がいかなる場合でも゜゜Ｐａｓｓ゛と判定し、比較制御
信号が比較禁止命令でない時に限り、被試験回路２の出
力情報と期待値パターンとの比較を行い、両者が一致し
た場合に゜゜Ｐａｓｓ―不一致の場合には“Ｆａｉｒ゛
と判定する。このことにより、被試験回路２における比
較禁止をしなかつた特定領域の試験が、それ以外の領域
にわずられされることなく実現できる。以上が従来のマ
スクメモリの試験であるが、このような従来方式のマス
クメモリにおいては、例えば第２図に示すような同一試
験パターンシーケンス内で、ある部分は被試験回路の全
領域の試験を行い、ある部分は特定領域のみを他にわず
られされることなく詳細試験を行なうような変則的な試
験方法が困難で、全て同一試験パターンシーケンス内は
共通にマスクメモリを使うかあるいは使わないかという
選択方法しかなく、第２図の様な試験方法は実現できな
いという欠点があつた。従つて、第２図の様な試験を行
う場合には、試験を何回かに分けて実行するような方法
がとられていたが、このような方法では、元の試験つま
り第２図の様な試験と試験結果が限ずしも一致しないと
いう大きな問題があつた。本発明は、こめような欠点を
解決するために、試験パターンシーケンスにおける任意
領域でマスクメモリの比較器に対する比較禁止機能を有
効にすることを可能にしたもので、以下図面について詳
細に説明する。第３図は本発明の一実施例を示したもの
で、第１図と異なる点は、マスクメモリ４にスタートカ
ウンタ４１、ストップカウンタ４牡ゲート回路４２，４
５，５０、マルチプレクサ（ＭＰＸ）４３，４６、スタ
ートカウンタイネーブルレジスタ４７、ストップカウン
タイネーブルレジスタ４８、変換回路４９よりなるとこ
ろの、そのメモリ部４０の出力情報である比較器制御信
号の比較器３への入力を制御する制御部を設け、この制
御部によつて試験パターンシーケンス内の任意領域のみ
をマスクメモリ４の比較器３に対する比較禁止機能を有
効にすることを可能にしたことである。
の試験工程の一例である。 第１図を用いてマスクメモ
リ４の動作を説明すると、まず試験パターン発生器１よ
り被試験回路２に対してアドレス信号、データ信号、読
み出し命令信号、書き込み命令信号等のいわゆる試験パ
ターンを印加する。被試験回路２はその試験パターンを
受け、所定の動作たとえば読み出し動作時に所定の書き
込み情報を出力する。マスクメモリ４は、試験パターン
発生器１より発生された読み出し命令信号（ＲＥＡＤ）
あるいはサイクル・クロック（ＣＬＫ）を動作クロック
とし、又、被試験回路２に印加されるアドレス情報ある
いはサイクルクロックを計数したカウンタ出力を受けて
自身のアドレス情報とし、試験開始前にあらかじめ何等
かの方法て格納してある比較器３の比較動作の実行ある
いは禁止命令の情報を読み出し、それを比較器制御信号
として比較器３に送出する。比較器３では試験パターン
発生器１より発生された期待値パターンと被試験回路２
から出力された出力情報とを、前述の比較器制御信号が
比較禁止命令以外の時において各読み出し命令サイクル
毎に比較を行ない、両者が一致した場合に゜゜Ｐａｓｓ
゛，不一致の場合に“Ｆａｉｒ゛と判定する。また、比
較器制御信号が比較禁止命令時には比較器出力は入力の
状態にかかわらず常に゜゜Ｐａｓｓ゛状態となる。具体
的には、まず試験実行前に、被試験回路２の任意の比較
禁止を行うアドレス位置に対応したマスクメモリ４のア
ドレス位置に比較禁止情報を書き込む。試験実行中に被
試験回路２の試験対象部分が試験され、読み出し命令実
行時にマスクメモリ４の被試験回路２の試験対象アドレ
スに対応したアドレス位置の比較禁止情報が同時に読み
出され、比較器制御信号として比較器３に送出される。
比較器３ではこの読み出し命令実行時に比較器制御信号
が比較禁止命令の時には、被試験回路２の出力情報と試
験パターン発生器１からの期待値パターンとの比較結果
がいかなる場合でも゜゜Ｐａｓｓ゛と判定し、比較制御
信号が比較禁止命令でない時に限り、被試験回路２の出
力情報と期待値パターンとの比較を行い、両者が一致し
た場合に゜゜Ｐａｓｓ―不一致の場合には“Ｆａｉｒ゛
と判定する。このことにより、被試験回路２における比
較禁止をしなかつた特定領域の試験が、それ以外の領域
にわずられされることなく実現できる。以上が従来のマ
スクメモリの試験であるが、このような従来方式のマス
クメモリにおいては、例えば第２図に示すような同一試
験パターンシーケンス内で、ある部分は被試験回路の全
領域の試験を行い、ある部分は特定領域のみを他にわず
られされることなく詳細試験を行なうような変則的な試
験方法が困難で、全て同一試験パターンシーケンス内は
共通にマスクメモリを使うかあるいは使わないかという
選択方法しかなく、第２図の様な試験方法は実現できな
いという欠点があつた。従つて、第２図の様な試験を行
う場合には、試験を何回かに分けて実行するような方法
がとられていたが、このような方法では、元の試験つま
り第２図の様な試験と試験結果が限ずしも一致しないと
いう大きな問題があつた。本発明は、こめような欠点を
解決するために、試験パターンシーケンスにおける任意
領域でマスクメモリの比較器に対する比較禁止機能を有
効にすることを可能にしたもので、以下図面について詳
細に説明する。第３図は本発明の一実施例を示したもの
で、第１図と異なる点は、マスクメモリ４にスタートカ
ウンタ４１、ストップカウンタ４牡ゲート回路４２，４
５，５０、マルチプレクサ（ＭＰＸ）４３，４６、スタ
ートカウンタイネーブルレジスタ４７、ストップカウン
タイネーブルレジスタ４８、変換回路４９よりなるとこ
ろの、そのメモリ部４０の出力情報である比較器制御信
号の比較器３への入力を制御する制御部を設け、この制
御部によつて試験パターンシーケンス内の任意領域のみ
をマスクメモリ４の比較器３に対する比較禁止機能を有
効にすることを可能にしたことである。
メモリ部４０それ自体の動作は従来と基本的に変わらな
いので、以下ではその制御部を中心に動作を説明するこ
とにする。さて、スタートカウンタ４１は試験実行前に
あらかじめ任意の値を設定し、試験パターンシーケンス
の読み出し命令あるいはサイクルクロック毎にその内容
を減らしてゆき、その内容が零つまり読み出し命令の回
数が該カウンタ４１の初期設定値と等しくなつた時点か
ら比較器制御信号を比較器３に対して有効にする。
いので、以下ではその制御部を中心に動作を説明するこ
とにする。さて、スタートカウンタ４１は試験実行前に
あらかじめ任意の値を設定し、試験パターンシーケンス
の読み出し命令あるいはサイクルクロック毎にその内容
を減らしてゆき、その内容が零つまり読み出し命令の回
数が該カウンタ４１の初期設定値と等しくなつた時点か
ら比較器制御信号を比較器３に対して有効にする。
スタートカウンタイネーブルレジスタ４７は、スタート
カウンタ４１の比較器制御信号に対する制御機能を有効
にするかあるいは無効にするかを指示する１ビットレジ
スタであり、試験実行前にあらかじめ“゜０゛あるいが
゜１゛の値を設定しておく。マルチプレクサ４３はスタ
ートカウンタイネーブルレジスタ４７の状態（スタート
カウンタイネーブルフラッグ５１）を受け、それが゜゜
０゛の場合は比較器制御信号を有効とすべく試験パター
ン発生器１のＲＥＡＤ／ＣＬＫを選択し、“゜１゛の場
合はスタートカウンタ４１の制御を受けたゲート回路４
２の出力を選択する。
カウンタ４１の比較器制御信号に対する制御機能を有効
にするかあるいは無効にするかを指示する１ビットレジ
スタであり、試験実行前にあらかじめ“゜０゛あるいが
゜１゛の値を設定しておく。マルチプレクサ４３はスタ
ートカウンタイネーブルレジスタ４７の状態（スタート
カウンタイネーブルフラッグ５１）を受け、それが゜゜
０゛の場合は比較器制御信号を有効とすべく試験パター
ン発生器１のＲＥＡＤ／ＣＬＫを選択し、“゜１゛の場
合はスタートカウンタ４１の制御を受けたゲート回路４
２の出力を選択する。
ストップカウンタ４４はスタートカウンタ４１と同様に
試験実行前にあらかじめ任意の値を設定し、スタートカ
ウンタ４１の無効な時には試験開始後、試験パターンシ
ーケンスの読″み出し命令あるいはサイクル・クロック
毎にその内容を減らしてゆきその内容が零つまり読み出
し命令回数が該カウンタ４４の初期設定値と等しくなる
時点まで比較器制御信号を有効にし、あるいはスタート
カウンタ４１が有効な時には、スタートカウンタ４１の
内容が零になつた時点から試験パターンシーケンスの読
み出し命令あるいはサイクル・クロック毎にその内容を
減らしてゆき、その内容が零になるまで比較器制御信号
を有効にする。ストップカウンタイネーブルレジスタ４
８は、ストップカウンタ４４の比較器制御信号に対する
制御機能を有効にするかあるいは無効にするかを指示す
る１ビットレジスタであり、レジスタ４７と同様に試験
実行前にあらかじめ“０゛あるいは“゜１゛の値を設定
しておく。マルチプレクサ４６はストップカウンタイネ
ーブルレジスタ４８の状態（ストップカウンタイネーブ
ルフラッグ５２）を受け、それが゜“０゛の場合は前段
のマルチプレクサ４３の出力を選択し、゜゜１゛の場合
はストップカウンタ４４の制御を受けたゲート回路４５
の出力を選択する。第４図はスタートカウンタ４１、ス
タートカウンタイネーブルレジスタ４７、ストップカウ
ンタ４４、ストップカウンタイネーブルレジスタ４８の
各設定状態とマスクメモリの特作モードの関係について
まとめたもので、実線は比較禁止情報の有効期間（マス
ク動作中）、破線は無効期間（マスク休止中）を示す。
試験実行前にあらかじめ任意の値を設定し、スタートカ
ウンタ４１の無効な時には試験開始後、試験パターンシ
ーケンスの読″み出し命令あるいはサイクル・クロック
毎にその内容を減らしてゆきその内容が零つまり読み出
し命令回数が該カウンタ４４の初期設定値と等しくなる
時点まで比較器制御信号を有効にし、あるいはスタート
カウンタ４１が有効な時には、スタートカウンタ４１の
内容が零になつた時点から試験パターンシーケンスの読
み出し命令あるいはサイクル・クロック毎にその内容を
減らしてゆき、その内容が零になるまで比較器制御信号
を有効にする。ストップカウンタイネーブルレジスタ４
８は、ストップカウンタ４４の比較器制御信号に対する
制御機能を有効にするかあるいは無効にするかを指示す
る１ビットレジスタであり、レジスタ４７と同様に試験
実行前にあらかじめ“０゛あるいは“゜１゛の値を設定
しておく。マルチプレクサ４６はストップカウンタイネ
ーブルレジスタ４８の状態（ストップカウンタイネーブ
ルフラッグ５２）を受け、それが゜“０゛の場合は前段
のマルチプレクサ４３の出力を選択し、゜゜１゛の場合
はストップカウンタ４４の制御を受けたゲート回路４５
の出力を選択する。第４図はスタートカウンタ４１、ス
タートカウンタイネーブルレジスタ４７、ストップカウ
ンタ４４、ストップカウンタイネーブルレジスタ４８の
各設定状態とマスクメモリの特作モードの関係について
まとめたもので、実線は比較禁止情報の有効期間（マス
ク動作中）、破線は無効期間（マスク休止中）を示す。
具体的には、例えば、スタートカウンタ４１を１０にス
トップカウンタ４４を２０にそれぞれ設定し、またスタ
ートカウンタイネーブルレジスタ４７とストップカウン
タイネーブルレジスタ４８のそれぞれを“゜１゛に設定
（第４図中、スタートカウンタイネーブルフラッグはレ
ジスタ４７の設定状態、ストップカウンタイネーブルフ
ラッグはレジスタ４８の設定状態を示す）して試験を実
行した場合を想定すると、試験開始後、ｗ個目の読み出
し命令以前はメモリ部４０からの比較器制御信号は禁止
されるために比較器３は有効で、１帽目以降ストップカ
ウンタ４４が動作し、それが２嘲の読み出し命令を数え
るまでの間、比較器３は比較器制御信号により制御され
、また再びそれ以降は比較器制御信号は禁止されるため
に比較器３は有効となり、第２図に示したような試験が
可能になる。なお、第３図中の変換回路４９の出力を反
転させることにより、第４図の比較禁止情報有効期間と
比較禁止情報無効期間とが逆転され、さらに変則的な試
験が可能になる。
トップカウンタ４４を２０にそれぞれ設定し、またスタ
ートカウンタイネーブルレジスタ４７とストップカウン
タイネーブルレジスタ４８のそれぞれを“゜１゛に設定
（第４図中、スタートカウンタイネーブルフラッグはレ
ジスタ４７の設定状態、ストップカウンタイネーブルフ
ラッグはレジスタ４８の設定状態を示す）して試験を実
行した場合を想定すると、試験開始後、ｗ個目の読み出
し命令以前はメモリ部４０からの比較器制御信号は禁止
されるために比較器３は有効で、１帽目以降ストップカ
ウンタ４４が動作し、それが２嘲の読み出し命令を数え
るまでの間、比較器３は比較器制御信号により制御され
、また再びそれ以降は比較器制御信号は禁止されるため
に比較器３は有効となり、第２図に示したような試験が
可能になる。なお、第３図中の変換回路４９の出力を反
転させることにより、第４図の比較禁止情報有効期間と
比較禁止情報無効期間とが逆転され、さらに変則的な試
験が可能になる。
以上説明したように、本発明によるマスクメモリは、試
験パターンシーケンス中の任意領域でマスクメモリ（メ
モリ部）の比較器に対する比較禁止機能を有効にするこ
とが可能であるために、試験パターンシーケンス中に比
較器の比較禁止を行つたり行なわなかつたりするような
メモリ回路のメモリセル間干渉試験のような変則的な試
験方法が可能になるという利点がある。
験パターンシーケンス中の任意領域でマスクメモリ（メ
モリ部）の比較器に対する比較禁止機能を有効にするこ
とが可能であるために、試験パターンシーケンス中に比
較器の比較禁止を行つたり行なわなかつたりするような
メモリ回路のメモリセル間干渉試験のような変則的な試
験方法が可能になるという利点がある。
第１図は従来のマスクメモリの構成図、第２図は被試験
回路をメモリ回路に想定した場合の試験パターンシーケ
ンスの一例を示す図、第３図は本発明の一実施例を示す
図、第４図は第３図の動作を説明するための図である。
回路をメモリ回路に想定した場合の試験パターンシーケ
ンスの一例を示す図、第３図は本発明の一実施例を示す
図、第４図は第３図の動作を説明するための図である。
Claims (1)
- １ 試験実行シーケンスの各ステップ毎に試験パターン
発生器より発生された期待値パターンと被試験回路から
出力された情報とを比較する比較器の比較動作の実行あ
るいは禁止を制御するマスクメモリにおいて、試験実行
前にあらかじめ前記比較器の比較動作の実行あるいは禁
止命令の情報が貯えられ、前記試験パターン発生器から
のアドレス信号により指定された位置の情報を比較器制
御信号として出力するメモリ部と、あらかじめ任意の値
を設定し、前記試験実行シーケンスの各ステップ毎にそ
の内容を更新してゆき、その内容が所定の値になつた時
点から前記比較器制御信号を比較器に対して有効とする
スタートカウンタと、あらかじめ任意の値を設定し、前
記スタートカウンタが無効な時には試験実行シーケンス
の開始後の各ステップ毎にその内容を更新しゆき、又、
前記スタートカウンタが有効な時には該スタートカウン
タが所定の値になつた時点から試験実行シーケンスの各
ステップ毎にその内容を更新してゆき、その内容が所定
の値になつた時点で前記比較器制御信号を無効とするス
トップカウンタと、前記スタートカウンタ及びストップ
カウンタの前記メモリ部の比較器制御信号に対する制御
動作を有効とするか無効とするかを指示する手段とを具
備していることを特徴とするマスクメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53099317A JPS6045828B2 (ja) | 1978-08-15 | 1978-08-15 | マスクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53099317A JPS6045828B2 (ja) | 1978-08-15 | 1978-08-15 | マスクメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5528118A JPS5528118A (en) | 1980-02-28 |
| JPS6045828B2 true JPS6045828B2 (ja) | 1985-10-12 |
Family
ID=14244253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53099317A Expired JPS6045828B2 (ja) | 1978-08-15 | 1978-08-15 | マスクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045828B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3871384B2 (ja) * | 1996-11-01 | 2007-01-24 | 株式会社アドバンテスト | 半導体メモリ試験装置用不良解析メモリ |
| JP2002156414A (ja) * | 2000-11-16 | 2002-05-31 | Advantest Corp | タイミング校正機能を具備した半導体デバイス試験装置 |
-
1978
- 1978-08-15 JP JP53099317A patent/JPS6045828B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5528118A (en) | 1980-02-28 |
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