JPH0784818A

JPH0784818A - プロセッサによる周辺回路の制御方法および制御装置

Info

Publication number: JPH0784818A
Application number: JP5224493A
Authority: JP
Inventors: Takeshi Kotani; 健小谷; Satoru Kumaki; 哲熊木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-09
Filing date: 1993-09-09
Publication date: 1995-03-31
Also published as: DE4432138A1

Abstract

(57)【要約】【目的】ホールド動作が可能な制御用プロセッサと、
そのホールド動作に同期してホールド動作をすることが
困難な周辺回路とを備えた制御装置のためのテストおよ
びデバッグなどを容易にする。【構成】制御用プロセッサ１のための動作クロックを
カウントアップするとともに、その実動作クロックをカ
ウントダウンする加減算カウンタを設ける。プロセッサ
１が周辺回路２を起動する時（ｔ１）、そのカウンタを
リセットする。カウンタはホールド期間（ｔ２〜ｔ３）
中、プロセッサ１のための動作クロックをカウントアッ
プする。次いで、周辺回路２がその動作を終了した（ｔ
４）後、カウンタはプロセッサ１の実動作クロックをカ
ウントダウンする。そして、このカウンタの値が“０”
に達した時（ｔ５）、周辺回路２がその動作を終了した
ことがプロセッサ１に通知されるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はプロセッサによる周辺
回路の制御方法および制御装置に関し、さらに詳しく
は、一時的に演算処理を停止することができるプロセッ
サと、これと独立した動作を行なう周辺回路とを含む装
置をテストまたはデバッグするときにおける制御方法お
よび制御装置に関する。

【０００２】

【従来の技術】図１０は、従来の制御装置の構成を示す
ブロック図である。図１０を参照して、この制御装置
は、制御用プロセッサ１と、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）用のインタフェース回路
などの周辺回路２とを備える。制御用プロセッサ１は、
動作クロックＴ１に応答して所定の演算処理を行なう。
周辺回路２は、動作クロックＴ２に応答して所定の動作
を行なう。

【０００３】制御用プロセッサ１はさらに、演算処理を
行なっている最中に周辺回路２に動作を開始するように
起動信号ＳＴを与えるとともに、停止信号ＷＴに応答し
て所定のホールド期間だけ演算処理を停止することがで
きる。このように、ホールド期間だけ演算処理を停止す
ることを「ホールド動作」という。

【０００４】周辺回路２は、プロセッサ１からの起動信
号ＳＴに応答して動作を開始するとともに、プロセッサ
１と独立した動作を行なう。また、周辺回路２はその動
作を終了した時、終了信号Ｃ１をプロセッサ１に与え
る。これにより、プロセッサ１は周辺回路２がその動作
を終了したことを知ることができる。

【０００５】

【発明が解決しようとする課題】このような制御装置を
テストまたはデバッグする場合、プロセッサ１に停止信
号ＷＴを与えてその演算処理を一時的に停止することが
ある。しかしながら、たとえば周辺回路２がＤＲＡＭ用
のインタフェース回路であって、かつその回路を用いて
ページモードアクセスなどを行なう場合のように、周辺
回路が一旦動作を開始すると、プロセッサに同期してそ
の動作を一時的に停止することができない場合がある。

【０００６】このため、プロセッサ１がホールド動作を
している最中に、周辺回路２がその動作を終了し、終了
信号Ｃ１をプロセッサ１へ与えることがある。この場
合、プロセッサ１は周辺回路２が動作を終了したことを
認識することができない。また、プロセッサ１が再び演
算処理を開始した後、周辺回路２がプロセッサ１に終了
信号Ｃ１を与えた場合であっても、プロセッサ１がホー
ルド動作をする場合としない場合とでは同じ状況を再現
することができない。

【０００７】図１１は、この問題をさらに詳細に説明す
るため、プロセッサ１および周辺回路２の動作を時系列
的に示す図である。

【０００８】図１１を参照して、制御用プロセッサ１は
時刻ｔ１において周辺回路２に起動信号ＳＴを与える。
この起動信号ＳＴに応答して周辺回路２は動作を開始す
る。周辺回路２はその動作を終了すると、時刻ｔ４にお
いてプロセッサ１に終了信号Ｃ１を与える。

【０００９】プロセッサ１がホールド動作をしない通常
の場合は、プロセッサ１は時刻ｔ５に対応する状況下で
周辺回路２から終了信号Ｃ１を受ける。一方、プロセッ
サ１が時刻ｔ２から時刻ｔ３までのホールド期間だけホ
ールド動作をする場合は、プロセッサ１は周辺回路２か
ら時刻ｔ４において終了信号Ｃ１を受ける。すなわち、
プロセッサ１がホールド動作をしない場合に比べてホー
ルド期間（ｔ３−ｔ２）だけ早い時刻に、プロセッサ１
は周辺回路２から終了信号Ｃ１を受ける。

【００１０】したがって、このような装置をテストまた
はデバッグするためにプロセッサ１を一時的に停止する
場合、停止しない通常の場合と同じ状況が再現されない
という問題があった。

【００１１】この発明の目的は、制御用プロセッサがホ
ールド動作をする場合としない場合とで同じ状況を再現
することである。

【００１２】この発明の他の目的は、制御用プロセッサ
がホールド動作をしている最中に周辺回路が動作を終了
したとき、その旨を直ちに制御用プロセッサに通知しな
いようにすることである。

【００１３】この発明のさらに他の目的は、制御用プロ
セッサおよび周辺回路を含む制御装置のテストまたはデ
バッグなどを容易にすることである。

【００１４】

【課題を解決するための手段】この発明に従った制御方
法は、プロセッサによる所定の演算処理を開始するステ
ップと、プロセッサによる周辺回路に所定の動作を開始
するように命令するステップと、プロセッサによる命令
に応答して周辺回路によるその動作を開始するステップ
と、プロセッサによるその演算処理を所定のホールド期
間だけ停止し、その演算処理を再び開始するステップ
と、周辺回路によるその動作を終了するステップと、周
辺回路がその動作を終了した時からホールド期間経過後
に、周辺回路によるその動作を終了した旨をプロセッサ
に通知するステップとを含む。

【００１５】また、上記通知するステップは、周辺回路
がその動作を終了した時からプロセッサのための動作ク
ロックをカウントするステップと、そのカウントした動
作クロックの数がホールド期間に対応する数に達した
時、周辺回路がその動作を終了した旨をプロセッサに通
知するステップとを含む。

【００１６】一方、この発明に従った制御装置は、所定
の演算処理を行なうプロセッサと、所定の動作を行なう
周辺回路と、遅延手段とを含む。プロセッサはさらに、
その演算処理を行なっている最中に周辺回路にその動作
を開始するように命令するとともに、その後所定のホー
ルド期間だけその演算処理を停止する。周辺回路はさら
に、プロセッサが命令したのに応答してその動作を開始
するとともに、その動作を終了した時その旨を遅延手段
に通知する。遅延手段はさらに、周辺回路がその動作を
終了した旨を通知した時からホールド期間経過後にその
旨をプロセッサに通知する。

【００１７】また、上記遅延手段は、周辺回路がその動
作を停止しているとき、プロセッサのための動作クロッ
クをカウントするカウンタ手段と、カウンタ手段がカウ
ントした動作クロックの数がホールド期間に対応する数
に達した時、周辺回路がその動作を終了した旨をプロセ
ッサに通知する手段とを含む。

【００１８】また、上記遅延手段は、プロセッサがその
演算処理を停止し、かつ周辺回路がその動作を行なって
いるとき、プロセッサのための動作クロックをカウント
アップするとともに、周辺回路がその動作を停止してい
るとき、プロセッサがその演算処理を行なっている最中
だけ生成する実動作クロックをカウントダウンする加減
算カウンタ手段と、加減算カウンタ手段がカウントダウ
ンした実動作クロックの数が、加減算カウンタ手段がカ
ウントアップした動作クロックの数に達した時、周辺回
路がその動作を終了した旨をプロセッサに通知する手段
とを含む。

【００１９】また、遅延状態によって通知される、周辺
回路がその動作を終了した旨は、プロセッサの割込端子
に与えられる。

【００２０】また、上記制御装置はさらに、遅延手段に
よって通知される、周辺回路がその動作を終了した旨に
応答して変化可能なフラグを持つ状態レジスタを含む。

【００２１】

【作用】このような制御方法および制御装置によれば、
周辺回路が動作を終了した旨はホールド期間だけ遅れて
周辺回路からプロセッサに通知される。これにより、プ
ロセッサが演算処理を一時的に停止する場合も、停止し
ない場合と同じ状況が再現される。また、プロセッサが
演算処理を停止している最中に、周辺回路が動作を終了
した旨はプロセッサに通知されない。したがって、この
ような制御装置のためのテストまたはデバッグを容易に
行なうことができる。

【００２２】

【実施例】次に、この発明に従った制御方法および制御
装置の実施例について図面を参照して詳しく説明する。
なお、図中同一符号で示される部分は同一または相当部
分である。

【００２３】［実施例１］図２は、この発明の第１実施
例による制御装置の構成を示すブロック図である。図２
を参照して、この制御装置は、制御用プロセッサ１と、
周辺回路２と、遅延回路３とを備える。

【００２４】プロセッサ１は、動作クロックＴ１に応答
して所定の演算処理を行なうとともに、停止信号ＷＴに
応答して所定のホールド期間だけその演算処理を停止す
ることができる。プロセッサ１はさらに、周辺回路２に
起動信号ＳＴを与える。

【００２５】また、周辺回路２は、プロセッサ１から起
動信号ＳＴを受けると、動作クロックＴ２に応答して所
定の動作を開始する。周辺回路２はさらに、その動作を
終了した時終了信号Ｃ１を発生する。

【００２６】図３は、この周辺回路２の一例であるＤＲ
ＡＭ用のインタフェース回路の構成を示すブロック図で
ある。図３を参照して、このインタフェース回路２は、
アドレス信号発生回路２１と、制御信号発生回路２２と
を含み、プロセッサ１からの命令に応答してＤＲＡＭ内
のデータを読出し、またはＤＲＡＭ内へデータを書込む
ための制御を行なう。アドレス信号発生回路２１は、プ
ロセッサ１からのアドレス信号Ａ１に応答してデータの
読出／書込を行なうための行アドレス信号および列アド
レス信号からなるアドレス信号Ａ２を発生する。制御信
号発生回路２２は、プロセッサ１からの読出／書込の要
求信号ＲＷに応答して制御信号／ＲＡＳ、／ＣＡＳおよ
び／ＷＥを発生するとともに、データの読出／書込が終
了したとき終了信号Ｃ１を発生する。これにより、プロ
セッサ１およびＤＲＡＭの間でデータＤが相互に転送さ
れる。

【００２７】このようなインタフェース回路２によって
ページモードアクセスが実行される場合は、まずアドレ
ス信号発生回路２１が行アドレスを発生している間に、
制御信号発生回路２２が制御信号／ＲＡＳの論理レベル
を“Ｌ”にする。この状態で、アドレス信号発生回路２
１が列アドレス信号を発生している間に、制御信号発生
回路２２は制御信号／ＣＡＳの論理レベルを“Ｌ”にす
る。次いで、アドレス信号発生回路２１が前回と異なる
列アドレス信号を発生している間に、再び制御信号発生
回路２２は制御信号／ＣＡＳの論理レベルを“Ｌ”にす
る。このような動作が所定回数繰り返されることによっ
て、ＤＲＡＭ内のデータは速やかに読出され、またはＤ
ＲＡＭ内にデータが速やかに書込まれる。

【００２８】このようなページモードアクセスにおいて
は、制御信号／ＲＡＳおよび／ＣＡＳの間隔の最大値お
よび最小値が規定されているので、一旦この動作を開始
すると中断することができない。

【００２９】また、遅延回路３は、プロセッサ１に与え
られる動作クロックＴ１をカウントアップするととも
に、プロセッサ１からの実動作クロックＴ３をカウント
ダウンする加減算カウンタ３１を含む。実動作クロック
Ｔ３は、プロセッサ１が演算処理を行なっている最中に
プロセッサ１によって生成される。

【００３０】この遅延回路３はさらに、選択信号ＭＴ、
動作クロックＴ１、ホールド信号ＨＬおよび動作状態信
号ＯＳを受け、加減算カウンタ３１に加算信号ＵＰを与
えるＡＮＤゲート３２を含む。選択信号ＭＴは、プロセ
ッサ１がホールド動作をする場合にＨレベルにされ、プ
ロセッサ１がホールド動作をしない場合にＬレベルにさ
れる。ホールド信号ＨＬはプロセッサ１によって生成さ
れ、プロセッサ１がホールド動作をする場合にＨレベル
にされ、プロセッサ１がホールド動作をしない場合にＬ
レベルにされる。動作状態信号ＯＳは周辺回路２によっ
て生成され、周辺回路２がその動作を行なっている最中
はＨレベルにされ、周辺回路２がその動作を行なってい
ない最中はＬレベルにされる。

【００３１】この遅延回路３はさらに、実動作クロック
Ｔ３を受けるとともに、動作状態信号ＯＳをインバータ
３３を介して受け、加減算カウンタ３１に減算信号ＤＷ
を与える。この遅延回路３はさらに、加減算カウンタ３
１からの出力信号ＺＲおよび周辺回路２からの終了信号
Ｃ１を受け、遅延終了信号Ｃ２をプロセッサ１の割込端
子に与える。

【００３２】加減算カウンタ３１は、加算信号ＵＰが入
力されるごとにその値が増加され、減算信号ＤＷが入力
されるごとにその値が減少されるように構成されてい
る。また、加減算カウンタ４は、その値が“０”になっ
たとき、出力信号ＺＲの論理レベルを“Ｈ”にする。ま
た、加減算カウンタ４は、その値が“０”になった後は
減算信号ＤＷがさらに入力されてもその値は減少されな
いように構成されている。

【００３３】次に、この第１実施例による制御装置の動
作を図１を参照して詳しく説明する。

【００３４】まず制御用プロセッサ１がホールド動作を
しない場合は、Ｌレベルの選択信号ＭＴがＡＮＤゲート
３２に与えられるので、加減算カウンタ４は常に“０”
の値を保持する。そのため、加減算カウンタ４は常にＨ
レベルの出力信号ＺＲをＡＮＤゲート３５に与えるの
で、周辺回路２からの終了信号Ｃ１はＡＮＤゲート３５
を介して直接プロセッサ１の割込端子に与えられる。し
たがって、この制御装置は、プロセッサ１がホールド動
作をしない通常の動作を実行することができる。

【００３５】一方、制御用プロセッサ１がホールド動作
をする場合は、まずプロセッサ１は時刻ｔ１において周
辺回路２に起動信号ＳＴを与える。これと同時に、Ｈレ
ベルの選択信号ＭＴがＡＮＤゲート３２に与えられる。

【００３６】次いで時刻ｔ２において、プロセッサ１に
停止信号ＷＴが与えられ、プロセッサ１がその演算処理
を停止すると、Ｈレベルのホールド信号ＨＬがＡＮＤゲ
ート３２に与えられる。一方、周辺回路２からはＨレベ
ルの動作状態信号ＯＳがＡＮＤゲート３２に与えられて
いる。これにより、プロセッサ１に与えられる動作クロ
ックＴ１がＡＮＤゲート３２を介して加減算カウンタ３
１に加算信号ＵＰとして与えられる。したがって、加減
算カウンタ４の値は動作クロックＴ１に応答して増加す
る。

【００３７】そして時刻ｔ３において、プロセッサ１が
その演算処理を再び開始すると、Ｌレベルのホールド信
号ＨＬがＡＮＤゲート３２に与えれらるので、時刻ｔ３
以降は加減算カウンタ４の値は増加しない。したがっ
て、加減算カウンタ３１は、ホールド期間（ｔ３−ｔ
２）中にプロセッサ１に与えられた動作クロックＴ１の
数をラッチする。

【００３８】次いで時刻ｔ４において、周辺回路２がそ
の動作を終了すると、Ｈレベルの終了信号Ｃ１がＡＮＤ
ゲート３５に与えられるとともに、動作状態信号ＯＳの
論理レベルが“Ｈ”から“Ｌ”へ変化する。しかしなが
ら、加減算カウンタ３１からの出力信号ＺＲの論理レベ
ルは“Ｌ”であるので、終了信号Ｃ１はプロセッサ１に
与えられない。

【００３９】また、Ｌレベルの動作状態信号ＯＳはイン
バータ３３を介してＡＮＤゲート３４に与えられるの
で、プロセッサ１からの実動作クロックＴ３はＡＮＤゲ
ート３４を介して加減算カウンタ３１に減算信号ＤＷと
して与えられる。これにより、加減算カウンタ３１の値
は実動作クロックＴ３に応答して減少し、時刻ｔ５にお
いて“０”になる。このとき、加減算カウンタ３１はＨ
レベルの出力信号ＺＲをＡＮＤゲート３５に与えるの
で、周辺回路２からの終了信号Ｃ１はＡＮＤゲート３５
を介してプロセッサ１の割込端子に遅延終了信号Ｃ２と
して与えられる。

【００４０】したがって、プロセッサ１が周辺回路２か
ら終了通知を受取るのは、周辺回路２がその動作を終了
した時からホールド期間（ｔ３−ｔ２）が経過した、時
刻ｔ５になる。このため、プロセッサ１がホールド動作
をしない場合に周辺回路２からの終了信号Ｃ１を受けた
場合と同じ状況が実現される。また、テストまたはデバ
ッグなどを容易に実施することが可能になる。

【００４１】次に、図４を参照して制御用プロセッサ１
がホールド動作をしている最中に周辺回路２がその動作
を終了する場合について説明する。

【００４２】まず時刻ｔ１において、プロセッサ１が周
辺回路２に起動信号ＳＴを与えると、これに応答して周
辺回路２はその動作を開始する。時刻ｔ１〜ｔ２におい
ては、Ｌレベルのホールド信号ＨＬがＡＮＤゲート３２
に与えられ、かつＨレベルの動作状態信号ＯＳがインバ
ータ３３を介してＡＮＤゲート３４に与えられるので、
加減算カウンタ３１の値は変化しない。

【００４３】次いで時刻ｔ２において、プロセッサ１が
ホールド動作を開始すると、Ｈレベルのホールド信号Ｈ
ＬがＡＮＤゲート３２に与えられるので、プロセッサ１
に与えられる動作クロックＴ１がＡＮＤゲート３２を介
して加減算カウンタ３１に加算信号ＵＰとして与えられ
る。これにより、加減算カウンタ３１の値は動作クロッ
クＴ１に応答して増加する。

【００４４】次いで時刻ｔ４において、周辺回路２がそ
の動作を終了すると、Ｈレベルの終了信号Ｃ１が生成さ
れるとともに、Ｌレベルの動作状態信号ＯＳがＡＮＤゲ
ート３２に与えられ、また、ＡＮＤゲート３４にインバ
ータ３３を介して与えられる。したがって、動作クロッ
ク信号Ｔ１は加減算カウンタ３１に与えられなくなる。
また、実動作クロックＴ３はＡＮＤゲート３４を介して
加減算カウンタ３１に与えられる状態にあるが、プロセ
ッサ１がホールド動作中であるので、加減算カウンタ３
１の値は変化しない。

【００４５】次いで時刻ｔ３において、プロセッサ１が
ホールド動作を終了し、再び演算処理を開始すると、実
動作クロックＴ３がＡＮＤゲート３４を介して減算信号
ＤＷとして加減算カウンタ３１に与えられる。これに応
答して加減算カウンタ３１の値は減少する。

【００４６】そして時刻ｔ５において、加減算カウンタ
３１の値が“０”になると、Ｈレベルの出力信号ＺＲが
ＡＮＤゲート３５に与えられる。これにより、終了信号
Ｃ１がＡＮＤゲート３５を介してプロセッサ１の割込端
子に遅延終了信号Ｃ２として与えられる。

【００４７】以上のように、プロセッサ１がホールド動
作中に周辺回路２がその処理を終了する場合も、終了信
号Ｃ１はホールド期間（ｔ３−ｔ２）だけ遅れてプロセ
ッサ１に与えられるので、プロセッサ１がホールド動作
中に周辺回路２からその動作を終了した旨が通知される
ことはなく、プロセッサ１がホールド動作をする場合
も、しない場合と同じ状況が実現される。したがって、
テストまたはデバッグなどを容易に実施することができ
る。

【００４８】また、この第１実施例によれば、自動的に
ホールド期間が計測されるので、ホールド期間がいかな
る場合であっても、その期間だけ終了通知が遅れる。し
かも、この第１実施例は従来の制御装置に簡単な遅延回
路３を追加するだけで実現することができる。

【００４９】［実施例２］図５は、この発明の第２実施
例による制御装置の構成を示すブロック図である。

【００５０】図５を参照して、この制御装置は、上記第
１実施例と同様に、制御用プロセッサ１と、周辺回路２
と、遅延回路３とを備え、さらに周辺回路２の動作状態
を保持するための状態レジスタ４を備える。この第２実
施例による制御装置が上記第１実施例による制御装置と
異なるところは、ＡＮＤゲート３５からの遅延終了信号
Ｃ２が状態レジスタ４に与えられている点である。状態
レジスタ４は遅延終了信号Ｃ２に応答して変化し得るフ
ラグを持っている。

【００５１】まず制御用プロセッサ１がホールド動作を
しない場合は、加減算カウンタ３１の値は常に“０”で
あるため、Ｈレベルの出力信号ＺＲがＡＮＤゲート３５
に与えられる。したがって、周辺回路２からの終了信号
Ｃ１はＡＮＤゲート３５を介して直接状態レジスタ４に
与えられる。この終了信号１に応答して状態レジスタの
フラグが変化する。プロセッサ１は状態レジスタ４を監
視しているので、周辺回路２がその動作を終了したこと
を知ることができる。

【００５２】一方、制御用プロセッサ１がホールド動作
をする場合は、図１または図４を参照して、周辺回路２
がその動作を終了した時（ｔ４）からホールド期間（ｔ
３−ｔ２）経過後に（ｔ５）、終了信号Ｃ１がＡＮＤゲ
ート３５を介して状態レジスタ４に遅延終了信号Ｃ２と
して与えられる。この遅延終了信号Ｃ２に応答して状態
レジスタ４のフラグが変化する。プロセッサ１は状態レ
ジスタ４を監視しているので、このフラグが変化するこ
とによって周辺回路２がその動作を終了したことを知る
ことができる。この第２実施例のように、遅延終了信号
Ｃ２は状態レジスタ４に与えられるようにしてもよい。

【００５３】［実施例３］図６は、この発明の第３実施
例による制御装置の構成を示すブロック図である。

【００５４】図６を参照して、この制御装置は、制御用
プロセッサ１と、周辺回路２と、遅延回路５とを備え
る。プロセッサ１および周辺回路２は、上記第１および
第２実施例のものと同一である。

【００５５】遅延回路５は、周辺回路２がその動作を終
了した時からプロセッサ１のための動作クロックＴ１を
カウントダウンする減算カウンタ５１を備える。遅延回
路５はさらに、選択信号ＭＴ、および動作クロックＴ１
を受けるとともに、動作状態信号ＯＳをインバータ５２
を介して受け、減算カウンタ５１に減算信号ＤＷを与え
るＡＮＤゲート５３と、減算カウンタ５１からの出力信
号ＺＲおよび周辺回路２からの終了信号Ｃ１を受け、遅
延終了信号Ｃ２を生成するＡＮＤゲート５４とを備え
る。遅延回路５はさらに、選択信号ＭＴに応答して終了
信号Ｃ１および遅延終了信号Ｃ２のいずれかを選択し、
その選択した信号Ｃ１またはＣ２をプロセッサ１の割込
端子に与えるセレクタ５５を備える。

【００５６】減算カウンタ５１は、減算信号ＤＷに応答
してその値が減少し、また、その値が“０”に達した後
はたとえ動作クロックＴ１が変化してもその値は減少し
ないように構成されている。また、減算カウンタ５１は
その値が“０”に達したときＨレベルの出力信号ＺＲを
生成する。さらに、減算カウンタ５１にはテスト用スキ
ャンバスなどのデータ入力ＤＩによって所望の値を予め
設定することができる。

【００５７】次に、この第３実施例による制御装置の動
作を図１および図４を参照して説明する。

【００５８】まずプロセッサ１がホールド動作をしない
場合は、Ｌレベルの選択信号ＭＴに応答してセレクタ５
５が周辺回路２からの終了信号Ｃ１を選択し、それをプ
ロセッサ１の割込端子に与える。したがって、周辺回路
２がその動作を終了したことは直ちにプロセッサ１に通
知される。

【００５９】一方、プロセッサ１がホールド動作をする
場合は、データ入力ＤＩによって減算カウンタ５１にホ
ールド期間（ｔ３−ｔ２）に対応するクロック数が予め
設定される。

【００６０】時刻ｔ１において、プロセッサ１が周辺回
路２に起動信号ＳＴを与えると、周辺回路２が動作を開
始し、これと同時に選択信号ＭＴがＨレベルに設定され
る。プロセッサ１のための動作クロックＴ１はＡＮＤゲ
ート５３に与えられているが、周辺回路２からＨレベル
の動作状態信号ＯＳがインバータ５２を介してＡＮＤゲ
ート５３に与えられているので、時刻ｔ１〜ｔ２におい
て減算カウンタ５１の値は減少しない。

【００６１】次いで時刻ｔ２においてプロセッサ１はホ
ールド動作を開始し、時刻ｔ３においてホールド動作を
終了する。

【００６２】次いで時刻ｔ４において周辺回路２がその
動作を終了すると、Ｈレベルの終了信号Ｃ１を生成する
とともに、動作状態信号ＯＳをＬレベルに変化させる。
セレクタ５５は遅延終了信号Ｃ２を選択し、かつ減算カ
ウンタ５１からの出力信号ＺＲはＬレベルであるので、
Ｈレベルの終了信号Ｃ１はプロセッサ１の割込端子に与
えられない。一方、Ｌレベルの動作状態信号ＯＳはイン
バータ５２を介してＡＮＤゲート５３に与えられるの
で、プロセッサ１のための動作クロックＴ１はＡＮＤゲ
ート５３を介して減算カウンタ５１に減算信号ＤＷとし
て与えられる。したがって、減算カウンタ５１の値は減
算信号ＤＷに応答して減少する。

【００６３】そして時刻ｔ５において、減算カウンタ５
１の値が“０”に達すると、Ｈレベルの出力信号ＺＲが
ＡＮＤゲート５４に与えられる。これにより、周辺回路
２からの終了信号Ｃ１はＡＮＤゲート５４およびセレク
タ５５を介してプロセッサ１の割込端子に遅延終了信号
Ｃ２として与えられる。

【００６４】このように、周辺回路２がその動作を終了
したことは直ちにプロセッサ１に通知されず、ホールド
期間（ｔ３−ｔ２）だけ遅れて通知される。したがっ
て、プロセッサ１がホールド動作をする場合も、しない
場合と同じ状況が実現される。また図４に示すように、
プロセッサ１がホールド動作をしている最中に周辺回路
２がその動作を終了する場合も、その旨はホールド期間
（ｔ３−ｔ２）だけ遅れてプロセッサ１に通知されるの
で、プロセッサ１は常に確実にその旨を知ることができ
る。

【００６５】この第３実施例から明らかなように、プロ
セッサ１がホールド動作をする期間（ホールド期間）が
予め知られている場合は、ホールド期間に対応するクロ
ック数を減算カウンタ５１に予め設定すれば、上記第１
および第２実施例のように加減算カウンタ３１を用いな
くてもよい。

【００６６】［実施例４］図７は、この発明の第４実施
例による制御装置の構成を示すブロック図である。

【００６７】図７を参照して、この制御装置は、上記第
３実施例と同様に、制御用プロセッサ１と、周辺回路２
と、遅延回路５とを備え、さらに周辺回路２の動作状態
を保持するための状態レジスタ４を備える。

【００６８】この第４実施例によれば上記第２実施例と
同様に、終了信号Ｃ１または遅延終了信号Ｃ２が状態レ
ジスタ４に与えられる。プロセッサ１はこの状態レジス
タ４を監視することにより、周辺回路２がその動作を終
了したことを知ることができる。したがって、プロセッ
サ１がホールド動作をする場合も、周辺回路２がその動
作を終了したことはホールド期間だけ遅れてプロセッサ
１に状態レジスタ４を介して通知されるので、プロセッ
サ１がホールド動作をしない場合と同じ状況が実現され
る。

【００６９】［実施例５］図８は、この発明の第５実施
例による制御装置の構成を示すブロック図である。

【００７０】図８を参照して、この制御装置は、制御用
プロセッサ１と、周辺回路２と、遅延回路６とを備え
る。プロセッサ１および周辺回路２は、上記第１ないし
第４実施例のものと同一である。

【００７１】遅延回路６は、プロセッサ１からの実動作
クロックＴ３をカウントダウンする減算カウンタ６１
と、選択信号ＭＴおよび実動作クロックＴ３を受け、減
算カウンタ６１に減算信号ＤＷを与えるＡＮＤゲート６
２と、減算カウンタ６１からの出力信号ＺＲおよび周辺
回路２からの終了信号Ｃ１を受け、プロセッサ１の割込
端子に遅延終了信号Ｃ２を与えるＡＮＤゲート６３とを
備える。

【００７２】次に、この第５実施例による制御装置の動
作を図１および図４を参照して説明する。

【００７３】まずプロセッサ１がホールド動作をしない
場合は、Ｌレベルの選択信号ＭＴがＡＮＤゲート６２に
与えられるとともに、データ入力ＤＩによって減算カウ
ンタ６１に“０”が設定される。これにより、減算カウ
ンタ６１はＨレベルの出力信号ＺＲを常にＡＮＤゲート
６３に与える。したがって、周辺回路２がその動作を終
了した時に生成する終了信号Ｃ１は、ＡＮＤゲート６３
を介してプロセッサ１の割込端子に直接与えられる。こ
のため、プロセッサ１がホールド動作をしない場合、こ
の制御装置は通常どおり動作することができる。

【００７４】一方、プロセッサ１がホールド動作をする
場合は、予め減算カウンタ６１にプロセッサ１が周辺回
路２に起動信号ＳＴを与えた時から周辺回路２がその動
作を終了したことをプロセッサ１に通知するまでの実際
のクロック数が格納される。すなわち、プロセッサ１が
周辺回路２を起動た時から周辺回路２からその動作を終
了したことを通知されるまでの期間（ｔ５−ｔ１）か
ら、ホールド期間（ｔ３−ｔ２）を減じた期間（ｔ５−
ｔ１）−（ｔ３−ｔ２）に対応するクロック数が減算カ
ウンタ６１に予め設定される。

【００７５】時刻ｔ１において、プロセッサ１が周辺回
路２に起動信号ＳＴを与えると、この起動信号ＳＴに応
答して周辺回路２はその動作を開始する。これと同時
に、Ｈレベルの選択信号ＭＴがＡＮＤゲート６２に与え
られるので、プロセッサ１からの実動作クロックＴ３は
ＡＮＤゲート６２を介して減算カウンタ６１に減算信号
ＤＷとして与えられる。この減算信号ＤＷに応答して減
算カウンタ６１の値は減少する。

【００７６】次いで時刻ｔ２において、プロセッサ１が
ホールド動作を開始すると、実動作クロックＴ３は変化
しなくなり、これにより減算カウンタ６１の値も減少し
なくなる。

【００７７】次いで時刻ｔ３において、プロセッサ１が
ホールド動作を終了し、再び演算処理を開始すると、プ
ロセッサ１からの実動作クロックＴ３は再び変化し始
め、この実動作クロックＴ３に応答して減算カウンタ６
１の値は再び減少し始める。

【００７８】一方時刻ｔ４において、周辺回路２がその
動作を終了すると、Ｈレベルの終了信号Ｃ１をＡＮＤゲ
ート６３に与える。しかしながら、減算カウンタ６１か
らの出力信号ＺＲはＬレベルであるので、この終了信号
Ｃ１はプロセッサ１に与えられない。

【００７９】そして時刻ｔ５において、減算カウンタ６
１の値が“０”に達すると、Ｈレベルの出力信号ＺＲが
ＡＮＤゲート６３に与えられるので、終了信号Ｃ１がＡ
ＮＤゲート６３を介してプロセッサ１の割込端子に遅延
終了信号Ｃ２として与えられる。

【００８０】この結果、周辺回路２がその動作を終了し
たことはホールド期間（ｔ３−ｔ２）だけ遅れてプロセ
ッサ１に通知されるので、プロセッサ１がホールド動作
をする場合も、ホールド動作をしない場合と同じ状況が
実現される。また、プロセッサ１がホールド動作をして
いる最中に、周辺回路２がその動作を終了したことが通
知されることはない。

【００８１】［実施例６］図９は、この発明の第６実施
例による制御装置の構成を示すブロック図である。

【００８２】図９を参照して、この制御装置は上記第５
実施例と同様に、制御用プロセッサ１と、周辺回路２
と、遅延回路６とを備え、さらに周辺回路２の動作状態
を保持するための状態レジスタ４を備える。この第６実
施例が上記第５実施例と異なるところは、遅延回路６か
らの遅延終了信号Ｃ２が状態レジスタ４に与えられる点
である。

【００８３】この制御装置によれば、上記第２および第
４実施例と同様に、周辺回路２がその動作を終了した時
からホールド期間（ｔ３−ｔ２）経過後に、遅延終了信
号Ｃ２が状態レジスタ４に与えられ、そのフラグが変化
する。したがって、プロセッサ１はこの状態レジスタ４
を監視することによって、周辺回路２がその動作を終了
したことを知ることができる。

【００８４】上記第５および第６実施例から明らかなよ
うに、ホールド期間（ｔ３−ｔ２）に対応するクロック
数でなく、プロセッサ１が周辺回路２を起動してからそ
の終了通知を受けるまでの実際の動作期間（ｔ２−ｔ
１）＋（ｔ５−ｔ３）に対応するクロック数を減算カウ
ンタ６１に予め設定するようにしてもよい。

【００８５】［他の実施例］上記第５および第６実施例
において、上記第１ないし第４実施例と同様に、周辺回
路２からの動作状態信号ＯＳをインバータを介してＡＮ
Ｄゲート６２に与え、かつ減算カウンタ６１にホールド
期間（ｔ３−ｔ２）に対応するクロック数を予め設定す
るようにしてもよい。

【００８６】この場合、周辺回路２が動作している間は
プロセッサ１からの実動作クロックＴ３が減算カウンタ
６１に与えられないので、減算カウンタ６１の値は減少
しない。そして、周辺回路２がその動作を終了した時か
らプロセッサ１からの実動作クロックＴ３がＡＮＤゲー
ト６２を介して減算カウンタ６２に与えられるので、減
算カウンタ６１の値は減少し始める。

【００８７】したがって、周辺回路２がその動作を終了
した時からホールド期間（ｔ３−ｔ２）経過後に減算カ
ウンタ６１の値は“０”に達し、周辺回路２からの終了
信号Ｃ１はＡＮＤゲート６３を介してプロセッサ１の書
込端子または状態レジスタ４に遅延終了信号Ｃ２として
与えられる。

【００８８】また、遅延回路５または６は、減算カウン
タ５１または６１の代わりに加算カウンタを備え、さら
にその加算カウンタの値とホールド期間（ｔ３−ｔ２）
に対応するクロック数とを比較する比較手段を備え、そ
れらが一致したとき、周辺回路がその動作を終了したこ
とがプロセッサに通知されるようにしてもよい。

【００８９】また、外部から与えられる停止信号ＷＴで
はなく、内部の命令に応答してプロセッサがホールド動
作をするようにしてもよい。

【００９０】

【発明の効果】以上のようにこの発明によれば、周辺回
路がその動作を終了した時からホールド期間経過後に、
周辺回路がその動作を終了したことをプロセッサに通知
するようにしたので、プロセッサがホールド動作をする
場合も、ホールド動作をしない場合と同じ状況が実現さ
れる。また、プロセッサがホールド動作中に周辺回路か
らその動作を終了した旨が通知されることはない。した
がって、テストおよびデバッグなどを容易に実施するこ
とができる。

【００９１】また、ホールド期間中に対応するプロセッ
サの動作クロックを加減算カウンタによってカウントア
ップするとともに、周辺回路がその動作を終了した後、
プロセッサの動作クロックをカウントダウンするように
したので、プロセッサがホールド動作をする期間（ホー
ルド期間）が予めわからない場合であっても、周辺回路
がその動作を終了した時からホールド期間経過後にその
旨がプロセッサに通知されるので、プロセッサがホール
ド動作をする場合も、しない場合と同じ状況が実現され
る。

【図面の簡単な説明】

【図１】この発明の各実施例による動作を示す説明図で
ある。

【図２】この発明の第１実施例による制御装置の構成を
示すブロック図である。

【図３】この発明の各実施例における周辺回路の一例を
示すブロック図である。

【図４】この発明の各実施例による動作を示す説明図で
ある。

【図５】この発明の第２実施例による制御装置の構成を
示すブロック図である。

【図６】この発明の第３実施例による制御装置の構成を
示すブロック図である。

【図７】この発明の第４実施例による制御装置の構成を
示すブロック図である。

【図８】この発明の第５実施例による制御装置の構成を
示すブロック図である。

【図９】この発明の第６実施例による制御装置の構成を
示すブロック図である。

【図１０】従来の制御装置の構成を示すブロック図であ
る。

【図１１】図１０に示した制御装置による動作を示す説
明図である。

【符号の説明】

１制御用プロセッサ２周辺回路３，５，６遅延回路４状態レジスタ３１加減算カウンタ５１，６１減算カウンタ５５セレクタＴ１，Ｔ２動作クロックＴ３実動作クロックＷＴ停止信号ＭＴ選択信号ＨＬホールド信号ＵＰ加算信号ＤＷ減算信号ＺＲ出力信号Ｃ１終了信号Ｃ２遅延終了信号ＯＳ動作状態信号ＤＩデータ入力

Claims

【特許請求の範囲】

【請求項１】プロセッサが所定の演算処理を開始する
ステップと、前記プロセッサが周辺回路に所定の動作を開始するよう
に命令するステップと、前記プロセッサが命令したのに応答して前記周辺回路が
その動作を開始するステップと、前記プロセッサがその演算処理を所定のホールド期間だ
け停止し、その演算処理を再び開始するステップと、前記周辺回路がその動作を終了するステップと、前記周辺回路がその動作を終了した時から前記ホールド
期間経過後に、前記周辺回路がその動作を終了した旨を
前記プロセッサに通知するステップとを含む、プロセッ
サによる周辺回路の制御方法。
【請求項２】前記通知するステップは、前記周辺回路がその動作を終了した時から前記プロセッ
サのための動作クロックをカウントするステップと、前記カウントした動作クロックの数が前記ホールド期間
に対応する数に達した時、前記周辺回路がその動作を終
了した旨を前記プロセッサに通知するステップとを含
む、請求項１に記載のプロセッサによる周辺回路の制御
方法。
【請求項３】所定の演算処理を行なうプロセッサと、所定の動作を行なう周辺回路と、遅延手段とを含み、前記プロセッサはさらに、その演算処理を行なっている
最中に前記周辺回路にその動作を開始するように命令す
るとともに、その後所定のホールド期間だけその演算処
理を停止するものであり、前記周辺回路はさらに、前記プロセッサが命令したのに
応答してその動作を開始するとともに、その動作を終了
した時その旨を前記遅延手段に通知するものであり、前記遅延手段はさらに、前記周辺回路がその動作を終了
した旨を通知した時から前記ホールド期間経過後にその
旨を前記プロセッサに通知するものである、制御装置。
【請求項４】前記遅延手段は、前記周辺回路がその動作を停止しているとき、前記プロ
セッサのための動作クロックをカウントするカウンタ手
段と、前記カウンタ手段がカウントした前記動作クロックの数
が前記ホールド期間に対応する数に達した時、前記周辺
回路がその動作を終了した旨を前記プロセッサに通知す
る手段とを含む、請求項３に記載の制御装置。
【請求項５】前記遅延手段は、前記プロセッサがその演算処理を停止し、かつ前記周辺
回路がその動作を行なっているとき、前記プロセッサの
ための動作クロックをカウントアップするとともに、前
記周辺回路がその動作を停止しているとき、前記プロセ
ッサがその演算処理を行なっている最中だけ生成する実
動作クロックをカウントダウンする加減算カウンタ手段
と、前記加減算カウンタ手段がカウントダウンした前記実動
作クロックの数が、前記加減算カウンタ手段がカウント
アップした前記動作クロックの数に達した時、前記周辺
回路がその動作を終了した旨を前記プロセッサに通知す
る手段とを含む、請求項３に記載の制御装置。
【請求項６】前記遅延状態によって通知される、前記
周辺回路がその動作を終了した旨は、前記プロセッサの
割込端子に与えられる、請求項３に記載の制御装置。
【請求項７】前記遅延手段によって通知される、前記
周辺回路がその動作を終了した旨に応答して変化可能な
フラグを持つ状態レジスタをさらに含む、請求項３に記
載の制御装置。