JPS6046544B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS6046544B2 JPS6046544B2 JP55133386A JP13338680A JPS6046544B2 JP S6046544 B2 JPS6046544 B2 JP S6046544B2 JP 55133386 A JP55133386 A JP 55133386A JP 13338680 A JP13338680 A JP 13338680A JP S6046544 B2 JPS6046544 B2 JP S6046544B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- forming
- base
- pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（以下ＩＣという）の製造
方法に関する。
方法に関する。
従来のＩＣには大きくわけてバイポーラＩＣとユニポー
ラＩＣとよばれる電界効果トランジスタ（以下ＦＥＴと
いう）を有するＩＣの２種類が在る。後者の代表は金属
酸化膜一半導体電界トランジスタ（ＭＯＳＦＥＴ）を有
するＭＯＳＩＣてあり、その特長は高集積度、低消費電
力でデジタル動作に適している。一方、ＮＰＮ）ＰＮＰ
トランジスタを有するバイポーラＩＣの特長は大電流駆
動、高周波、低雑音でアナログ動作に適している。しか
しながらＭＯＳＩＣは大電流が駆動できない、バイポー
ラＩＣは集積度が低いというそれぞれ重大な欠点があり
、その応用範囲が著しく制限されていた。本発明の目的
は従来ＩＣのかかる欠点を解決し、高集積度、低消費電
力デジタル回路と高周波大電流駆動アナログ回路を同時
に満足できるＩＣの製造方法を提供することにある。か
かる目的を達成するために本発明は、相補形ＭＯＳトラ
ンジスタと相補形バイポーラトランジスタを同一半導体
基板上に製造するものである。以下例を挙げて具体的に
説明する。第１図に従来のＣＭＯＳＩＣの断面図を示す
。１はＮ形基板、２はＰ−ウェルと呼ばれるＮチャンネ
ルＭＯＳＦＥＴ領域、３はＰチャンネルＭＯＳＦＥＴの
ソースまたはドレイン領域、４はＮチャンネルＭＯＳＦ
ＥＴのソースまたはドレイン領域、５はＰ−ＭＯＳＦＥ
Ｔのゲート電極、５’はＮ−ＭＯＳＦＥＴのゲート電極
、６は酸化膜をそれぞれ示す。
ラＩＣとよばれる電界効果トランジスタ（以下ＦＥＴと
いう）を有するＩＣの２種類が在る。後者の代表は金属
酸化膜一半導体電界トランジスタ（ＭＯＳＦＥＴ）を有
するＭＯＳＩＣてあり、その特長は高集積度、低消費電
力でデジタル動作に適している。一方、ＮＰＮ）ＰＮＰ
トランジスタを有するバイポーラＩＣの特長は大電流駆
動、高周波、低雑音でアナログ動作に適している。しか
しながらＭＯＳＩＣは大電流が駆動できない、バイポー
ラＩＣは集積度が低いというそれぞれ重大な欠点があり
、その応用範囲が著しく制限されていた。本発明の目的
は従来ＩＣのかかる欠点を解決し、高集積度、低消費電
力デジタル回路と高周波大電流駆動アナログ回路を同時
に満足できるＩＣの製造方法を提供することにある。か
かる目的を達成するために本発明は、相補形ＭＯＳトラ
ンジスタと相補形バイポーラトランジスタを同一半導体
基板上に製造するものである。以下例を挙げて具体的に
説明する。第１図に従来のＣＭＯＳＩＣの断面図を示す
。１はＮ形基板、２はＰ−ウェルと呼ばれるＮチャンネ
ルＭＯＳＦＥＴ領域、３はＰチャンネルＭＯＳＦＥＴの
ソースまたはドレイン領域、４はＮチャンネルＭＯＳＦ
ＥＴのソースまたはドレイン領域、５はＰ−ＭＯＳＦＥ
Ｔのゲート電極、５’はＮ−ＭＯＳＦＥＴのゲート電極
、６は酸化膜をそれぞれ示す。
第２図に従来のバイポーラＩＣの断面図を示す。１１は
Ｐ形基板、１２はＮ゛埋込領域、１３はＰ ”埋込領域
、１４はＮ形エピタキシャル層、１５はＮＰＮトランジ
スタのベース領域、１５′はＰＮＰト″ランジスタのエ
ミッタまたはコレクタ領域、１６はＮＰＮトランジスタ
のエミッタ、１６′はＮＰＮトランジスタのコレクタコ
ンタクト、１６″はＰＮＰトランジスタのベースコンタ
クト、１７は絶縁領域、１８は酸化膜、１９は金属電極
をそれぞれに、示す。
Ｐ形基板、１２はＮ゛埋込領域、１３はＰ ”埋込領域
、１４はＮ形エピタキシャル層、１５はＮＰＮトランジ
スタのベース領域、１５′はＰＮＰト″ランジスタのエ
ミッタまたはコレクタ領域、１６はＮＰＮトランジスタ
のエミッタ、１６′はＮＰＮトランジスタのコレクタコ
ンタクト、１６″はＰＮＰトランジスタのベースコンタ
クト、１７は絶縁領域、１８は酸化膜、１９は金属電極
をそれぞれに、示す。
次にこれらＣＭＯＳＩＣとバイポーラＩＣを同一基板上
に形成するための一実施例の製造方法を第３図に示す。
（ａ）比抵抗約１ΩＣｍ（７）Ｐ形基板２１に層抵抗１
０〜３０Ω／口のＮ”埋込層２２、バイポーラＰＮＰ及
び絶縁領域に層抵抗１５０〜２５０Ω／口のＰ＋埋込層
２３，２３″を形成する。
に形成するための一実施例の製造方法を第３図に示す。
（ａ）比抵抗約１ΩＣｍ（７）Ｐ形基板２１に層抵抗１
０〜３０Ω／口のＮ”埋込層２２、バイポーラＰＮＰ及
び絶縁領域に層抵抗１５０〜２５０Ω／口のＰ＋埋込層
２３，２３″を形成する。
（ｂ）Ｐ形基板２１上に比抵抗３Ωｄエピ厚１２μｍの
Ｎ形エピタキシアル層３０を成長させる。
Ｎ形エピタキシアル層３０を成長させる。
（ｃ）エピタキシャル層３０の表面からＣＭＯＳのＮチ
ャンネル部のＰウェル２４″をバイポーラＰＮＰトラン
ジスタ部のコレクタ領域２４、絶縁領域２４″をそれぞ
れＰ形不純物のイオン注入、例えば１１Ｐ１００Ｋｅｖ
，５×１０１３ｃ７！−２深さ約５μｍで同時形成する
。（ｄ）バイポーラＰＮＰトランジスタのベース２６を
Ｎ形不純物のイオン注入例えば３１Ｐ＋５０Ｋｅｖ２〜
４×１０１４ｃｍ−２深さ約２．７μｍで形成した後、
ＮＰＮのベース２５、ＰＮＰのエミッタ２５′ コレク
タ２５２、ＰチャンネルＭＯＳのリース●ドレイン２５
″２を層抵抗１５０〜２５０Ω／口深さ約２．０μｍで
同時形成する。
ャンネル部のＰウェル２４″をバイポーラＰＮＰトラン
ジスタ部のコレクタ領域２４、絶縁領域２４″をそれぞ
れＰ形不純物のイオン注入、例えば１１Ｐ１００Ｋｅｖ
，５×１０１３ｃ７！−２深さ約５μｍで同時形成する
。（ｄ）バイポーラＰＮＰトランジスタのベース２６を
Ｎ形不純物のイオン注入例えば３１Ｐ＋５０Ｋｅｖ２〜
４×１０１４ｃｍ−２深さ約２．７μｍで形成した後、
ＮＰＮのベース２５、ＰＮＰのエミッタ２５′ コレク
タ２５２、ＰチャンネルＭＯＳのリース●ドレイン２５
″２を層抵抗１５０〜２５０Ω／口深さ約２．０μｍで
同時形成する。
（ｅ）ＮＰＮトランジスタのエミッタ２７、コレクタコ
ンタクト２７５ＮチャンネルＭＯＳのソースドレイン２
ｒを層抵抗約５Ω／口深さ１．５μｍで同時形成する。
ンタクト２７５ＮチャンネルＭＯＳのソースドレイン２
ｒを層抵抗約５Ω／口深さ１．５μｍで同時形成する。
ＮチャンネルＭＯＳのゲート電極、２９″Ｐチャンネル
ＭＯＳのゲート電極２９″、金属電極２９をそれぞれ形
成する。バイポーラトランジスタの絶縁はＣＭＯＳ（７
）Ｐ−ウェルで兼ね、ＣＭＯＳのソース●ドレインはＮ
ＰＮトランジスタのベース及びエミッタと兼ねることが
できる。さらにＰＮＰトランジスタのベースを一工程迫
加することでＰＮＰ縦形トランジスタが形成できる。Ｎ
チャンネルＭＯＳＦＥＴの閾値電圧ＶＴはＰウエルドー
ス量と押込時間でコントロールし、ＰチャンネルＭＯＳ
のＶＴは必要ならゲートにＰ形不純物をイオン注入して
コントロールできる。またＰＮＰ縦形トランジスタはベ
ースをＮ形不純物のイオン注入例えば３１Ｐ＋５０Ｋｅ
ｖて２〜４×１０１４ｃｍ−２のドーズ量で形成するこ
とによつてＨＦＥ．を独立にコントロールでき、またベ
ース濃度が１０１７ｃｒｎ−３とエピタキシアル層に比
して高濃度にできるので最大コレクタ電流１Ｃｍａｘ例
えば２０μｍエミッタでＩＣｍａｘ＝２〜３ｎ１Ａと大
きくとれ、ＮＰＮ一ＰＮＰの相補トランジスタを同時形
成できる。このＰＮＰ縦形トランジスタは従来の横形ト
ランジスタがＨＦＥΣ１０に対しＨＥＦΣ１００，．ｆ
ｔΣ１ＭＨ２に対しＦｔΣ３００ＭＨ２１ＣｍａｘΣ０
．１ｍＡに対しＩＣｍａｘさ２〜３ｍＡと著しく特性が
改善できる。以上説明したように本発明による半導体集
積回路装置の製造方法によつて相補形ＭＯＳＦＥＴと相
補形バイポーラトランジスタを同一基板上に形成・でき
、高集積度、低消費電力のデジタル回路と、高周波、大
電流駆動のアナログ回路を同時に満足することができ、
半導体集積回路の応用範囲を著しく拡げることができる
。
ＭＯＳのゲート電極２９″、金属電極２９をそれぞれ形
成する。バイポーラトランジスタの絶縁はＣＭＯＳ（７
）Ｐ−ウェルで兼ね、ＣＭＯＳのソース●ドレインはＮ
ＰＮトランジスタのベース及びエミッタと兼ねることが
できる。さらにＰＮＰトランジスタのベースを一工程迫
加することでＰＮＰ縦形トランジスタが形成できる。Ｎ
チャンネルＭＯＳＦＥＴの閾値電圧ＶＴはＰウエルドー
ス量と押込時間でコントロールし、ＰチャンネルＭＯＳ
のＶＴは必要ならゲートにＰ形不純物をイオン注入して
コントロールできる。またＰＮＰ縦形トランジスタはベ
ースをＮ形不純物のイオン注入例えば３１Ｐ＋５０Ｋｅ
ｖて２〜４×１０１４ｃｍ−２のドーズ量で形成するこ
とによつてＨＦＥ．を独立にコントロールでき、またベ
ース濃度が１０１７ｃｒｎ−３とエピタキシアル層に比
して高濃度にできるので最大コレクタ電流１Ｃｍａｘ例
えば２０μｍエミッタでＩＣｍａｘ＝２〜３ｎ１Ａと大
きくとれ、ＮＰＮ一ＰＮＰの相補トランジスタを同時形
成できる。このＰＮＰ縦形トランジスタは従来の横形ト
ランジスタがＨＦＥΣ１０に対しＨＥＦΣ１００，．ｆ
ｔΣ１ＭＨ２に対しＦｔΣ３００ＭＨ２１ＣｍａｘΣ０
．１ｍＡに対しＩＣｍａｘさ２〜３ｍＡと著しく特性が
改善できる。以上説明したように本発明による半導体集
積回路装置の製造方法によつて相補形ＭＯＳＦＥＴと相
補形バイポーラトランジスタを同一基板上に形成・でき
、高集積度、低消費電力のデジタル回路と、高周波、大
電流駆動のアナログ回路を同時に満足することができ、
半導体集積回路の応用範囲を著しく拡げることができる
。
第１図は従来のＣＭＯＳＴＣの断面図、１はＮ形基板、
２はＰウェル、３はＰチャンネルソースドレイン、４は
Ｎチャンネルソース●ドレイン、５，５″はＰチャンネ
ル、Ｎチャンネルのゲート電極、６は酸化膜を示す。 第２図は従来のバイポーラＩＣの断面図、１１はＰ形基
板、１２はＮ＋埋込層、１３はＰ＋埋込層、１４はＮ形
エピタキシアル層、１５はＮＰＮのベース、１５″はＰ
ＮＰのエミッタまたはコレクタ、１６はＮＰＮのエミッ
タ、１６″はＮＰＮのコレクタ、１６２はＰＮＰのベー
ス、１７は絶縁、１８は酸化膜、１９は電極を示す。第
３図ａ−ｅは本発明の一実施例である方法の製造主要工
程におけるウェハーの縦断面図である。２１はＰ形基板
、２２はＮ＋埋込層、２３，２３″はＰ＋埋込層、２４
，２４″，２４″はＰＮＰのコレクタ、Ｐウェル、絶縁
、２５，２５″，２５″２５″″″はＮＰＮベース、Ｐ
ＮＰエミッタ、ＰＮＰコレクタコンタクト、Ｐチャンネ
ルソースドレイン、２６はＰＮＰベース、２７，２７″
，２７″はＮＰＮエミッタ、ＮＰＮコレクタコンタクト
、Ｎチャンネルソース・ドレイン、２８は酸化膜、２９
は電極、２９″，２９″はゲート電極、３０はエピ層を
、それぞれ示す。
２はＰウェル、３はＰチャンネルソースドレイン、４は
Ｎチャンネルソース●ドレイン、５，５″はＰチャンネ
ル、Ｎチャンネルのゲート電極、６は酸化膜を示す。 第２図は従来のバイポーラＩＣの断面図、１１はＰ形基
板、１２はＮ＋埋込層、１３はＰ＋埋込層、１４はＮ形
エピタキシアル層、１５はＮＰＮのベース、１５″はＰ
ＮＰのエミッタまたはコレクタ、１６はＮＰＮのエミッ
タ、１６″はＮＰＮのコレクタ、１６２はＰＮＰのベー
ス、１７は絶縁、１８は酸化膜、１９は電極を示す。第
３図ａ−ｅは本発明の一実施例である方法の製造主要工
程におけるウェハーの縦断面図である。２１はＰ形基板
、２２はＮ＋埋込層、２３，２３″はＰ＋埋込層、２４
，２４″，２４″はＰＮＰのコレクタ、Ｐウェル、絶縁
、２５，２５″，２５″２５″″″はＮＰＮベース、Ｐ
ＮＰエミッタ、ＰＮＰコレクタコンタクト、Ｐチャンネ
ルソースドレイン、２６はＰＮＰベース、２７，２７″
，２７″はＮＰＮエミッタ、ＮＰＮコレクタコンタクト
、Ｎチャンネルソース・ドレイン、２８は酸化膜、２９
は電極、２９″，２９″はゲート電極、３０はエピ層を
、それぞれ示す。
Claims (1)
- １ 一導電形半導体基板の一部に反対導電形第１埋込層
を形成し、該第１埋込層の一部に一導電形第２埋込層を
形成する工程、該基板上に反対導電形エピタキシャル層
を形成する工程、該エピタキシャル層の表面から該第２
埋込層に対向する領域及び反対導電形ＭＯＳトランジス
タ領域にそれぞれ一導電形コレクタ領域及びウェル領域
を同時形成する工程、該コレクタ領域中に反対導電形ベ
ース領域を形成する工程、該ベース領域中に一導電形エ
ミッタ領域及び一導電形ＭＯＳトランジスタ領域に、一
導電形ソース・ドレイン領域を同時形成する工程、該ウ
ェル領域に反対導電形ソース・ドレイン領域を形成する
工程からなることを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133386A JPS6046544B2 (ja) | 1980-09-25 | 1980-09-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133386A JPS6046544B2 (ja) | 1980-09-25 | 1980-09-25 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57118663A JPS57118663A (en) | 1982-07-23 |
| JPS6046544B2 true JPS6046544B2 (ja) | 1985-10-16 |
Family
ID=15103518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133386A Expired JPS6046544B2 (ja) | 1980-09-25 | 1980-09-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046544B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066852A (ja) * | 1983-09-22 | 1985-04-17 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JPS6072255A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JPS61276359A (ja) * | 1985-05-31 | 1986-12-06 | Nec Corp | 半導体装置およびその製造方法 |
| JPH02125462A (ja) * | 1988-11-04 | 1990-05-14 | Fuji Electric Co Ltd | 半導体集積回路装置及びその製造方法 |
-
1980
- 1980-09-25 JP JP55133386A patent/JPS6046544B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57118663A (en) | 1982-07-23 |
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