JPS6046548B2 - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS6046548B2 JPS6046548B2 JP56096307A JP9630781A JPS6046548B2 JP S6046548 B2 JPS6046548 B2 JP S6046548B2 JP 56096307 A JP56096307 A JP 56096307A JP 9630781 A JP9630781 A JP 9630781A JP S6046548 B2 JPS6046548 B2 JP S6046548B2
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- JP
- Japan
- Prior art keywords
- well
- semiconductor device
- complementary semiconductor
- manufacturing
- conductivity type
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は相補型半導体装置の製造方法に関する。
詳しくは、ウェルの形成とウェル内のチャンネルストッ
パーの形成とを同一のマスクを使用してなすことを特徴
とする相補型半導体装置の製造方法の改良に関する。
従来、相補型半導体装置を製造するにあたつては、ウェ
ルの形成とウェル内のチャンネルストッパーの形成とを
夫々別個のマスクを使用してなしていた。
パーの形成とを同一のマスクを使用してなすことを特徴
とする相補型半導体装置の製造方法の改良に関する。
従来、相補型半導体装置を製造するにあたつては、ウェ
ルの形成とウェル内のチャンネルストッパーの形成とを
夫々別個のマスクを使用してなしていた。
そのため、２個のマスクを形成する必要のあることは当
然として、工程数の増加、マスク合わせ誤差にもとづく
集積度の低下、その後の工程において不可避の熱処理工
程におけるチャンネルストッパー領域の横方向拡散にも
とづく集積度の低下等、多くの欠点を伴なつていた。
本発明の目的は、相補型半導体装置の製造方法において
、ウェルの形成とウェル内のチャンネルストッパーの形
成とを同一のマスクを使用してなすことにより、上記の
諸々の欠点を解消することにある。
然として、工程数の増加、マスク合わせ誤差にもとづく
集積度の低下、その後の工程において不可避の熱処理工
程におけるチャンネルストッパー領域の横方向拡散にも
とづく集積度の低下等、多くの欠点を伴なつていた。
本発明の目的は、相補型半導体装置の製造方法において
、ウェルの形成とウェル内のチャンネルストッパーの形
成とを同一のマスクを使用してなすことにより、上記の
諸々の欠点を解消することにある。
その要旨は、同一のマスクを使用しながら、ウェルを形
成するための不純物としては例えばＮ型の場合は燐（Ｐ
）等拡散係数の大きな不純物を選択し、これを例えば２
５０ＫｅＶ程度の高い打ち込みエネルギーをもつてイオ
ン注入をなす。（Ｐ型の場合の不純物はアルミニウム（
Ａｌ）等が選択される。）一方、ウェル内のチャンネル
ストッパーを形成するための不純物としては、例えばＮ
型の場合は砒素（Ａｓ）等の拡散係数の小さな不純物を
選択し、これを例えば１４０ＫｅＶ程度の低い打ち込み
エネルギーをもつてイオン注入法をなす（Ｐ型の場合の
不純物はボロン（Ｂ）等が選択される。）そして、その
後熱処理を施して、拡散係数の大きな不純物をもつて深
さの大きいウェルを形成し、同時に、拡散係数の小さな
不純物をもつて深さの小さいチャンネルカット領域を形
成することにある。従来技術において、ウェル形成用の
ウェル内のチャンネルストッパー形成用とに夫々別個の
マスクを使用していた理由が、ウェル形成用とウェル内
チャンネルストッパー形成用に同一不純物を使用してい
たために、同一時間の熱処理がかけられないためであり
、（チャンネルストッパー形成用の方が不純物ドーズ量
が多く、同一熱処理をすれば拡散層が深くなる。
成するための不純物としては例えばＮ型の場合は燐（Ｐ
）等拡散係数の大きな不純物を選択し、これを例えば２
５０ＫｅＶ程度の高い打ち込みエネルギーをもつてイオ
ン注入をなす。（Ｐ型の場合の不純物はアルミニウム（
Ａｌ）等が選択される。）一方、ウェル内のチャンネル
ストッパーを形成するための不純物としては、例えばＮ
型の場合は砒素（Ａｓ）等の拡散係数の小さな不純物を
選択し、これを例えば１４０ＫｅＶ程度の低い打ち込み
エネルギーをもつてイオン注入法をなす（Ｐ型の場合の
不純物はボロン（Ｂ）等が選択される。）そして、その
後熱処理を施して、拡散係数の大きな不純物をもつて深
さの大きいウェルを形成し、同時に、拡散係数の小さな
不純物をもつて深さの小さいチャンネルカット領域を形
成することにある。従来技術において、ウェル形成用の
ウェル内のチャンネルストッパー形成用とに夫々別個の
マスクを使用していた理由が、ウェル形成用とウェル内
チャンネルストッパー形成用に同一不純物を使用してい
たために、同一時間の熱処理がかけられないためであり
、（チャンネルストッパー形成用の方が不純物ドーズ量
が多く、同一熱処理をすれば拡散層が深くなる。
）ここでは拡散係数とイオン打ち込みエネルギーに大き
な差を設けておけば、同一の熱処理時間で深さに差のあ
る別個の拡散層が得られるという原理を利用したもので
ある。以下、図面を参照しつつ、本発明の一実施例に係
る相補型半導体装置の製造方法における各工程を説明し
、本発明の構成と特有の効果とを明らかにする。
な差を設けておけば、同一の熱処理時間で深さに差のあ
る別個の拡散層が得られるという原理を利用したもので
ある。以下、図面を参照しつつ、本発明の一実施例に係
る相補型半導体装置の製造方法における各工程を説明し
、本発明の構成と特有の効果とを明らかにする。
Ｐ型シリコン（Ｓｉ）基板上にＮウェルを有し、Ｎウェ
ル内にＰチャンネル型トランジスタを有し、一方、Ｐ型
基板上にＮチャンネル型トランジスタを有する相補型半
導体装置を製造する方法について述べる。
ル内にＰチャンネル型トランジスタを有し、一方、Ｐ型
基板上にＮチャンネル型トランジスタを有する相補型半
導体装置を製造する方法について述べる。
第１図参照
Ｐ型シリコン（Ｓ１）基板１を酸化して５００Ａ程度の
厚さを有する二酸化シリコン（ＳｉＯ５）層２を形成し
、更に、化学気相成長法を使用して１０００Ａ程度の厚
さを有する窒化シリコン（Ｓｊ３Ｎ４）層３を形成する
。
厚さを有する二酸化シリコン（ＳｉＯ５）層２を形成し
、更に、化学気相成長法を使用して１０００Ａ程度の厚
さを有する窒化シリコン（Ｓｊ３Ｎ４）層３を形成する
。
第２図参照
レジスト膜を塗布し、リングラフィー法を使用して、相
補型半導体装置を構成する各単位半導体素子（トランジ
スタ）の形成予定領域以外から上記のレジスト膜を除去
した後、四弗化メタン（ＣＦ４）と酸素（０２）とを反
応性ガスとしなすプラズマエッチング法を使用して上記
各単位半導体素子（トランジスタ）の形成予定領域上の
みに窒化シリコン（Ｓｉ３Ｎ４）層３を残して他の領域
からこれを除去する。
補型半導体装置を構成する各単位半導体素子（トランジ
スタ）の形成予定領域以外から上記のレジスト膜を除去
した後、四弗化メタン（ＣＦ４）と酸素（０２）とを反
応性ガスとしなすプラズマエッチング法を使用して上記
各単位半導体素子（トランジスタ）の形成予定領域上の
みに窒化シリコン（Ｓｉ３Ｎ４）層３を残して他の領域
からこれを除去する。
ここで、窒化シリコン（Ｓｉ３Ｎ４）層３を除去するた
めに燐酸（Ｈ３ＰＯ４）ホイル法を使用せず、ドライエ
ッチング法を使用する理由は高温処理を避けるためであ
る。第３図参照 改めてレジスト膜４を塗布し、ウェル上とその他の領域
とを区切るマスクを使用して、ウェル形成予定領域上か
らレジスト膜４を除去する。
めに燐酸（Ｈ３ＰＯ４）ホイル法を使用せず、ドライエ
ッチング法を使用する理由は高温処理を避けるためであ
る。第３図参照 改めてレジスト膜４を塗布し、ウェル上とその他の領域
とを区切るマスクを使用して、ウェル形成予定領域上か
らレジスト膜４を除去する。
約２５０ＫｅＶの打ち込みエネルギーをもつて、燐（Ｐ
）をイオン注入する。この打ち込みエネルギーは大きい
ので、燐（Ｐ）は窒化シリコン（Ｓｉ３Ｎ４）層３下部
領域にも打ち込まれる。
）をイオン注入する。この打ち込みエネルギーは大きい
ので、燐（Ｐ）は窒化シリコン（Ｓｉ３Ｎ４）層３下部
領域にも打ち込まれる。
又、約１４０ＫｅＶの打ち込みエネルギーをもつて、砒
素（Ａｓ）をイオン注入する。この打ち込みエネルギ”
−は小さいので、砒素（Ａｓ）は窒化シリコン（Ｓｉ３
Ｎ４）層下部領域には打ち込まれず。チャンネルストッ
パー領域にのみ打ち込まれる。第４図参照 １２００℃で６時間程度熱処理を施こし、Ｎウェル５と
チャンネルストッパー領域６とを形成する。
素（Ａｓ）をイオン注入する。この打ち込みエネルギ”
−は小さいので、砒素（Ａｓ）は窒化シリコン（Ｓｉ３
Ｎ４）層下部領域には打ち込まれず。チャンネルストッ
パー領域にのみ打ち込まれる。第４図参照 １２００℃で６時間程度熱処理を施こし、Ｎウェル５と
チャンネルストッパー領域６とを形成する。
このようにして、Ｎウェル５とＮウェル内のＮ＋チャン
ネルストッパー領域６とを同一のマスクを使用して形成
することができた。第５図参照 以下、通常の手法により、相補型半導体装置の製造工程
を続行する。
ネルストッパー領域６とを同一のマスクを使用して形成
することができた。第５図参照 以下、通常の手法により、相補型半導体装置の製造工程
を続行する。
すなわち、Ｐ型基板１上に形成される各単位半導体素子
（トランジスタ）のＰ＋チャンネルストッパー領域６を
形成し、窒化シリコン（Ｓｌ３Ｎ４）層３の存在する領
域以外の領域に厚く二酸化シリコン（ＳｊＯ２）層を形
成してフィールド絶縁膜８を成し、燐酸（Ｈ３ＰＯ４）
ホイル法を使用して窒化シリコン（Ｓｌ３Ｎ４）膜３を
除去し、弗酸（ＨＦ）を使用してフィールド絶縁膜８で
覆われていない領域から二酸化シリコン（ＳｉＯ２）膜
２を除去し、同一の領域に良質の二酸化シリコン（Ｓｉ
Ｏ２）層よりなる薄い厚さ７００Ａを有するゲート絶縁
膜９を形成し、ゲート形成領域に多結晶シリコン（Ｓｉ
）層を選択的に形成してゲート１０を形成し、Ｎウェル
５内に形成されるトランジスタのソース・ドレイン領域
にはＰ型不純物を導入してＰ＋層１１を形成し、一方基
板１に形成されるトランジスタのソース・ドレイン領域
にはＮ型不純物を導入してＮ＋層１２を形成、ゲート１
０を燐珪酸ガラス（ＰＳＧ）等の絶縁物１３て覆い、ソ
ース・ドレインゲート電極窓あけをなし、ここにアルミ
ニウム（Ａ１）等よりなる電極・配線１４を選択的に形
成する。最後に表面安定化膜（図示せず）ワイヤボンデ
ィング（図示せず）の形成等をなして相補型半導体装置
を完成する。以上説明せるとおり、本発明によれば、ウ
ェルの形成とウェル内のチャンネルストッパーの形成と
を同一のマスクを使用してなすことができ、製造工程数
が減少され、マスク合わせ誤差や熱処理工程によつて附
髄的に発生する不整拡散等の発生がなく集積度を向上し
うる相補型半導体装置の製造方法を提供することができ
る。
（トランジスタ）のＰ＋チャンネルストッパー領域６を
形成し、窒化シリコン（Ｓｌ３Ｎ４）層３の存在する領
域以外の領域に厚く二酸化シリコン（ＳｊＯ２）層を形
成してフィールド絶縁膜８を成し、燐酸（Ｈ３ＰＯ４）
ホイル法を使用して窒化シリコン（Ｓｌ３Ｎ４）膜３を
除去し、弗酸（ＨＦ）を使用してフィールド絶縁膜８で
覆われていない領域から二酸化シリコン（ＳｉＯ２）膜
２を除去し、同一の領域に良質の二酸化シリコン（Ｓｉ
Ｏ２）層よりなる薄い厚さ７００Ａを有するゲート絶縁
膜９を形成し、ゲート形成領域に多結晶シリコン（Ｓｉ
）層を選択的に形成してゲート１０を形成し、Ｎウェル
５内に形成されるトランジスタのソース・ドレイン領域
にはＰ型不純物を導入してＰ＋層１１を形成し、一方基
板１に形成されるトランジスタのソース・ドレイン領域
にはＮ型不純物を導入してＮ＋層１２を形成、ゲート１
０を燐珪酸ガラス（ＰＳＧ）等の絶縁物１３て覆い、ソ
ース・ドレインゲート電極窓あけをなし、ここにアルミ
ニウム（Ａ１）等よりなる電極・配線１４を選択的に形
成する。最後に表面安定化膜（図示せず）ワイヤボンデ
ィング（図示せず）の形成等をなして相補型半導体装置
を完成する。以上説明せるとおり、本発明によれば、ウ
ェルの形成とウェル内のチャンネルストッパーの形成と
を同一のマスクを使用してなすことができ、製造工程数
が減少され、マスク合わせ誤差や熱処理工程によつて附
髄的に発生する不整拡散等の発生がなく集積度を向上し
うる相補型半導体装置の製造方法を提供することができ
る。
本発明の構成に欠くことのできない事項である、ウェル
形成用不純物（拡散係数の大きな物）とチャンネルスト
ッパー形成用不純物（拡散係数の小さな物）との組み合
せは、Ｐ型、Ｎ型の夫々につき下記に表示する。
形成用不純物（拡散係数の大きな物）とチャンネルスト
ッパー形成用不純物（拡散係数の小さな物）との組み合
せは、Ｐ型、Ｎ型の夫々につき下記に表示する。
ＡＮ型不純物（Ｐ型基板の場合）
拡散係数大なるもの 拡散係数小なるもの 燐（Ｐ）
砒素（Ａｓ） 燐（Ｐ） アンチモン（Ｓｂ） 燐（Ｐ） ビスマス（Ｂｉ） ＢＰ型不純物（Ｎ型基板の場合） 拡散係数大なるもの 拡散係数小なるもの アルミニ
ウム（Ａ１） ボロン（Ｂ） アルミニウム（Ａ１）
ガリユウム（Ｇａ） アルミニウム（Ａ１） インジユ
ウム（Ｉｎ） アルミニウム（Ａ１） チタン（Ｔｉ）
砒素（Ａｓ） 燐（Ｐ） アンチモン（Ｓｂ） 燐（Ｐ） ビスマス（Ｂｉ） ＢＰ型不純物（Ｎ型基板の場合） 拡散係数大なるもの 拡散係数小なるもの アルミニ
ウム（Ａ１） ボロン（Ｂ） アルミニウム（Ａ１）
ガリユウム（Ｇａ） アルミニウム（Ａ１） インジユ
ウム（Ｉｎ） アルミニウム（Ａ１） チタン（Ｔｉ）
第１〜第４図は本発明の一実施例に係る相補型半導体装
置の製造方法における各主要工程を示す基板断面図であ
る。 第５図は本発明の一実施例に係る相補型半導体装置の完
成状態を実す基板断面図である。１・・・・・・基板、
２・・・・・・一の絶縁物（二酸化シリコン）よりなる
薄層、３・・・・・・他の絶縁物（窒化シリコン）より
なる層、４・・・・・ルジスト膜、５・・・・・・ウェ
ル（Ｎウェル）、６・・・・・・ウェル内のチャンネル
ストッパー層、７・・・・・・基板上のチャンネルスト
ッパー層、８・・・・・フィールド絶縁膜、９・・・・
・・ゲート絶縁膜、１０・・・・・・ゲート、１１・・
・・・・ウェル内のトランジスタのソース●ドレイン領
域、１２・・・・・・基板上のトランジスタのソース・
ドレイン領域、１３・・・・・・燐珪酸ガラス層、１４
・・・・・電極・配線。
置の製造方法における各主要工程を示す基板断面図であ
る。 第５図は本発明の一実施例に係る相補型半導体装置の完
成状態を実す基板断面図である。１・・・・・・基板、
２・・・・・・一の絶縁物（二酸化シリコン）よりなる
薄層、３・・・・・・他の絶縁物（窒化シリコン）より
なる層、４・・・・・ルジスト膜、５・・・・・・ウェ
ル（Ｎウェル）、６・・・・・・ウェル内のチャンネル
ストッパー層、７・・・・・・基板上のチャンネルスト
ッパー層、８・・・・・フィールド絶縁膜、９・・・・
・・ゲート絶縁膜、１０・・・・・・ゲート、１１・・
・・・・ウェル内のトランジスタのソース●ドレイン領
域、１２・・・・・・基板上のトランジスタのソース・
ドレイン領域、１３・・・・・・燐珪酸ガラス層、１４
・・・・・電極・配線。
Claims (1)
- １ 一導電型の半導体基板の一部に他の導電型の不純物
を導入してウェルを形成し、該ウェル内と該ウェル以外
の領域とに、夫々チャンネルを異にする半導体装置を形
成してなす相補型半導体装置の製造方法において、（イ
）前記半導体基板の表面に一の絶縁物よりなる薄層を形
成し、（ロ）フォトレジスト膜を一部除去してなすリソ
グラフィー法を使用して、相補型半導体装置を構成する
各単位半導体素子の形成予定領域上に他の絶縁物よりな
る層を選択的に形成し、（ハ）レジストを使用してなす
リソグラフィー法を使用して、前記ウェルの形成予定領
域以外の領域上をレジストで覆い、（ニ）該レジスト膜
をマスクとして、前記他の導電型を有し拡散係数の大き
な不純物を、高い打ち込みエネルギーをもつてなすイオ
ン注入法を使用して導入し、前記レジスト膜と前記他の
絶縁物よりなる層とをマスクとして、前記他の導電型を
有し拡散係数の小さな不純物を、低い打ち込みエネルギ
ーをもつてなすイオン注入法を使用して導入し、（ホ）
熱処理を施こして前記ウェルと該ウェル内のチャンネル
ストッパーとを形成する工程を含むことを特徴とする、
相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096307A JPS6046548B2 (ja) | 1981-06-22 | 1981-06-22 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096307A JPS6046548B2 (ja) | 1981-06-22 | 1981-06-22 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211264A JPS57211264A (en) | 1982-12-25 |
| JPS6046548B2 true JPS6046548B2 (ja) | 1985-10-16 |
Family
ID=14161365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56096307A Expired JPS6046548B2 (ja) | 1981-06-22 | 1981-06-22 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046548B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020072169A1 (en) * | 2000-11-29 | 2002-06-13 | Shigeki Onodera | CMOS device and method of manufacturing the same |
-
1981
- 1981-06-22 JP JP56096307A patent/JPS6046548B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211264A (en) | 1982-12-25 |
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