JPS6046738B2 - シンセサイザ受信機用記憶装置の記憶内容修正装置 - Google Patents

Description

【発明の詳細な説明】 本発明はシンセサイザ受信機用記憶装置の記憶内容修
正回路に関する。

先ず、第１図を参照して、従来の記憶装置から読出さ
れたデータに基づき表示器に０〜９の表示を行わせ、又
、ＢＣＤカウンタを用いてその出力から同様に表示器に
数字の表示を行わせるようにした装置について説明する
。

１及び２は夫々７素子の表示素子を選択して発光させる
ことにより０〜９の数字を表示器させる１の桁及び１０
の桁の表示器である。

３及び４はこれら表示器１及び２に対する表示デコーダ
であつて、これら表示デコーダ３及び４に夫々４ビット
の表示コード信号を供給し、これより夫々表示器１及び
２に対する表示駆動信号を出力するようにしている。

５及び６は記憶装置１０とＢＣＤアップダウンカウンタ
８及び９の出力とを切換えて表示デコーダ３及び４に夫
々供給する表示モード切換回路である。

ＢＣＤアップダウンカウンタ８及び９には夫々その入力
端子１５及び１６からクロック信号及びアップダウン切
換制御信号が供給されるように成されている。又、カウ
ンタ８からのキャリーアウト信号がカウンタ９に供給さ
れるように成されている。そして、これらカウンタ８及
び９よりの夫々４ビットの表示コード信号が表示モード
切換回路５及び６に夫々供給されるように成されている
。記憶装置１０は１ワード４ビットで２ワード分即ち計
８ビットのメモリセルを有する記憶装置である。１１は
この記憶装置１０に対するアドレスバッファであつて、
これよりのアドレス信号が記憶装置１０に供給されると
共に、これよりの制御信号が後述するラッチ回路１３及
び１４に供給されるように成されている。

記憶装置１０により読出された４ビットの表示コード信
号が夫々ラッチ回路１３及び１４に供給されるように成
されている。そして、ラッチ回路１３及び１４の４ビッ
トの表示コード信号が表示モード切換回路５及び６に供
給されるように成されている。 そして、表示器１及び
２に於いてＢＣＤアップダウンカウンタ８及び９によつ
て設定された０〜９９までの十進数が表示器１及び２に
表示されると共に、記憶装置１０から読出された表示コ
ード信号に基づいて同様に０〜９９の数字が表示器１及
び２に表示されるように成されている。

ところで、このような装置に於いて、記憶装置１０から
読出された４ビットの表示コード信号が、表示器１及び
２の何れに供給される場合に於いても、「１００１」即
ち、９を越えたコード信号である場合にはこれは何ら意
味のない信号であるから、これをそのまま表示デコーダ
３及び４に供給して表示させることは無意味である。

又、表示ばかりでなく記憶装置から読出された■つコー
ド信号に基づいて演算を行う楊合であつても、それが９
（＝「１００月）を越えるとコード信号である場合には
、之は意味のないコード信号であるから誤つた演算を行
う虞がある。

斯る点に鑑み、本発明は記憶装置から読出された記憶内
容が■１コードの所定の範囲を越えたときはそれをバン
ドエッジ周波数に対応した■Ｄコードに書換えることの
できるシンセサイザ受信機用記憶装置の記憶内容修正装
置を提案せんとするものである。

以下に第２図を参照して本発明をその一実施例につき詳
細に説明するも、第１図と対応する部分には同一符号を
付して重複説明を省略する。

ここでは、本発明を例えばＦＭシンセサイザ受信機に適
用した場合を説明する。例えば日本国内のＦＭ放送周波
数は７６〜９０ＭＨｚの範囲（受信バンド）で、この楊
合は０．１ＭＨｚ，１ＭＨｚ及び１０ＭＨｚの桁の表示
器を必要とするが、ここでは簡単のため、０．１ＭＨｚ
の表示器を省略し、表示器１，２にて夫々１ＭＨｚ，１
０ＭＨｚの桁の数字を表わすものとする。１０は記憶装
置であつてこれは４ビット１ワー．ドを単位としてデー
タを記憶する記憶装置である。

この実施例の場合では２ワード即ち計８ビットのデータ
を記憶する記憶装置を例にとつて示してある。１８は書
込み読出し制御回路であつて、これの制御出力により記
憶装置１０の書込み読出！し切換えが行われる。

１９はその制御信号入力端子である。

２０は記憶装置１０に対する出力バッファである。

この出力バッファ２０の出力が上述と同様のラッチ回路
１３及び１４に供給されるように成されている。又、２
１は記憶装置１０に対４する入力データレジスタであつ
て、これ入力端子２２から４ビットのコード信号を入力
し記憶せしめ、これを読出して入力バッファ２３を介し
て記憶装置１０に供給して、その所定のアドレスのメモ
リセル４ビット１ワードを単位としてコード信号を記憶
するようにするものである。２４は記憶装置１０から読
出されたデータ信号がＢＣＤコードの所定範囲を外れた
ことを検出する検出回路で、本例では全加算器である。

本例では記憶装置１０から読出された４ビットのコード
信号が９（＝「１００１」）を越えた場合、これを検出
してその読出された信号の記憶されている１ＭＨｚ，１
０ＭＨｚの桁のメモリセル群の内容を夫々パン′ドエツ
ジ周波数としての最低周波数である７６ＭＨｚの夫々６
σ０１１０」），７（「０１１月）に書換えてこれを再
び読出すようにするものである。この全加算器２４では
之に出力バッファ２０よりの４ビットのコード信号を供
給すると共に、他の入力端子２６に「０１１０」即ち６
を供給して、之と上述の出力バッファ２０よりの４ビッ
トのコード信号とを加算するものである。そしてその加
算出力が１６以上にあつたとき、即ち１５を越えたとき
キャリーアウト信号を出力し、これによつて書換え回路
とし”ての入力データレジスタ２１を「０１１０」にセ
ットすると共に、書込み読出し制御回路１８を制御して
記憶装置１０を書込み状態に切換え、しかる後人力デー
タレジスタ２１よりのデータ信号「０１１０」の記憶装
置１０の先に読出されたデータコード信号の記憶されて
いる一方のワードのメモリセル群に書込むと共に、本例
では他方のワードメモリセル群の記憶内容も同様に「０
１１月に書換えるものである。

又、の全加算器２４からのキャリーアウト信号は制御論
理回路２５に供給され、その出力によつてラッチ回路１
３及び１４の内容をリセットし、改めて記憶装置１０か
らの「０１１０」，「０１１月のコード信号をラッチ回
路１３及び１４に供給して、そのラッチ出力を上述を同
様に表示モード切換回路５，６一表示デコーダ３，４を
介して夫々１ＭＨｚ，１ＱＭＨｚの桁の表示器１及び２
に供給して表示を行わせるものである。

第２図の例では、検出回路２４として全加算器を用いた
場合であるが、第３図に示す如く検出回路２４として４
ビットのバイナリカウンタを用い、４ビットの入力端子
２９に出力バッファ２０よりの出力を供給し、入力端子
２８にクロック信号を供給し、上述と同様にその計数出
力が１６以上になつたときキャリーアウト信号を出力端
子２７に得るようにした場合である。以上のことを表示
器にて表示を行わせる場合に限らず記憶装置から読出し
出力に基づいて演算を行う場合にも有効なことである。

上述せる本発明によれば、４ビット１ワードを単位とし
てデータを記憶する記憶装置か引℃Ｄコードの所定範囲
を外れたデータが読出された場合には、それをバンドエ
ッジ周波数に対応したＫ刀コードに書換えるものである
から、意味のないＢＣＤコード信号が読出されて意味の
ない周波数表示が行われたり、意味のない演算が行われ
たりすることを防止することができる。

【図面の簡単な説明】

第１図は本発明の説明に供するブロック線図、第２図は
本発明の一実施例を示すブロック線図、第３図は本発明
の他の実施例の一部を示すブロック線図である。 １及び２は表示器、３及び４は表示デコーダ、８及び９
はＢＣＤアップダウンカウンタ、１０は記憶装置、１３
及び１４はラッチ回路、２１は書換回路としての入力デ
ータレジスタ、２４は検出回路としての全加算器及び４
ビットバイナリカウンタ、２５は制御論理回路である。

Claims (1)

【特許請求の範囲】
1. １ ４ビツド１ワードを単位としてデータを記憶する記
   憶装置と、該記憶装置から読出されたデータがＢＣＤコ
   ードの所定範囲を外れたことを検出する検出回路と、該
   検出回路の検出出力に基づき、上記記憶装置に記憶され
   ている上記ＢＣＤコードの所定範囲を外れたデータをバ
   ンドエッジ周波数に対応したＢＣＤコードに書換える書
   換え回路を設けたことを特徴とするシンセサイザ受信機
   用記憶装置の記憶内容修正装置。