JPS6047380U - チヤネル変換制御装置 - Google Patents

チヤネル変換制御装置

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Publication number
JPS6047380U
JPS6047380U JP11798584U JP11798584U JPS6047380U JP S6047380 U JPS6047380 U JP S6047380U JP 11798584 U JP11798584 U JP 11798584U JP 11798584 U JP11798584 U JP 11798584U JP S6047380 U JPS6047380 U JP S6047380U
Authority
JP
Japan
Prior art keywords
channel conversion
frame
channel
sub
buffer memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11798584U
Other languages
English (en)
Inventor
博昭 佐藤
拓人 小島
正明 伊藤
武美 有田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
NTT Inc
Original Assignee
Fujitsu Ltd
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Fujitsu Ltd, Nippon Telegraph and Telephone Corp filed Critical Fujitsu Ltd
Priority to JP11798584U priority Critical patent/JPS6047380U/ja
Publication of JPS6047380U publication Critical patent/JPS6047380U/ja
Pending legal-status Critical Current

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Landscapes

  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来公知のチャネル変換制御装置の構成の一例
、第2図はその動作を説明するタイム・チャート、第3
図AおよびBは夫々本考案のチャネル変換制御装置の概
念を説明するタイム・チャート、第4図は本考案のチャ
ネル変換制御装置の一実施例構成を示す。 図中、1はチャネル変換用バッファ・メモリ、2は入力
データ・ストリーム、3は出力データ・ストリーム、4
はクロック発生器、5はアクセス・アドレス・カウンタ
、6はアドレス・メモリ、9はアドレス・メモリに対す
るチャネル変換先情報書込み制御回路部、12は比較回
路を表わす。

Claims (1)

    【実用新案登録請求の範囲】
  1. 1フレームを構成する時分割多重化されたデータ・スト
    リームをn個のサブ・フレームに区分シ、各サブ・フレ
    ーム内に夫々1チヤネルを占有するよう高速回線情報を
    乗せて伝送すると共に、該回線情報を上記各サブ・フレ
    ーム内の他のチャネル上に乗せるよう変換するチャネル
    変換装置において、少なくとも1フレ一ム分のチャネル
    数に・    対応した情報格納領域を有するチャネル
    変換用バッファ・メモリと、該バッファ・メモ゛りに対
    するアクセス・アドレス・カウンタと、上記バッファ・
    メモリに対するアクセスを行なうチャネル変換先情報を
    格納するアドレス・メモリとをそなえると共に、上記ア
    ドレス・メモリはチャネル変換先情報書込み制御回路部
    をそなえ、該書込み制御回路部は、上記回線情報を上記
    チャネル変換用バッファ・メモリに書込むサブ・フレー
    ム上のタイム・スロットと当該回線情報を上記チャネル
    変換用バッファ・メモリから読出すサブ・フレーム上の
    タイム・スロットとを比較する比較手段をもち、該比較
    手段による比較結果にもとづき上記アドレス・メモリに
    書込む1フレーム上で定義したタイム・スロツtを互に
    切換えて書込むよう構成されてなり、上記アドレス・メ
    モリ内に第9番目のサブ・フレーム内の1チヤネルを占
    有している回線情報を第(p+q)番目のサブ・フレー
    ムに対応する回線情報とみなして上記チャネル変換用バ
    ッファ・メモリから読出すようにしたことを特徴とする
    チャネル変換制御装置。           ゛
JP11798584U 1984-07-31 1984-07-31 チヤネル変換制御装置 Pending JPS6047380U (ja)

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JP11798584U JPS6047380U (ja) 1984-07-31 1984-07-31 チヤネル変換制御装置

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JPS6047380U true JPS6047380U (ja) 1985-04-03

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