JPS6047442A - ゲ−トアレイ半導体装置 - Google Patents
ゲ−トアレイ半導体装置Info
- Publication number
- JPS6047442A JPS6047442A JP58156071A JP15607183A JPS6047442A JP S6047442 A JPS6047442 A JP S6047442A JP 58156071 A JP58156071 A JP 58156071A JP 15607183 A JP15607183 A JP 15607183A JP S6047442 A JPS6047442 A JP S6047442A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- wiring
- cells
- layer
- basic configuration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ゲートアレイ半導体装置に関する。
従来、拡散系マスク及び電源配線等を共通として設計さ
れる、ゲートアレイ半導体装置の論理構成部分は、基本
構成セルに分割される。この基本構成セルは、トランジ
スタ、抵抗等の端子位置及び電源の取出端子位置等に互
換性がなければならない。
れる、ゲートアレイ半導体装置の論理構成部分は、基本
構成セルに分割される。この基本構成セルは、トランジ
スタ、抵抗等の端子位置及び電源の取出端子位置等に互
換性がなければならない。
この制約のため、任意の基本構成セルに供給する電源が
ｎ種類ある場合には、その基本構成セルには、ｎ種類の
電源配線が通過している必要があった。ここで、任意の
基本構成セルに対して、供度回転（同図中の矢印は基本
構成セルの向きを示している。）させて配置する事によ
って、隣接する基本構成セル間にまたがって、第１電源
配線３及び第１電源配線４を共有できる様に配置（１本
の電源配線はそれぞれ左右の基本構成セルに電源を供給
する。）し、電源配線の本数を半分にする手法がとられ
ていた。なお同図において６は、フィールド絶縁層であ
る。
ｎ種類ある場合には、その基本構成セルには、ｎ種類の
電源配線が通過している必要があった。ここで、任意の
基本構成セルに対して、供度回転（同図中の矢印は基本
構成セルの向きを示している。）させて配置する事によ
って、隣接する基本構成セル間にまたがって、第１電源
配線３及び第１電源配線４を共有できる様に配置（１本
の電源配線はそれぞれ左右の基本構成セルに電源を供給
する。）し、電源配線の本数を半分にする手法がとられ
ていた。なお同図において６は、フィールド絶縁層であ
る。
しかし、上記手法のみでは基本構成セルに対して供給す
る電源が３種類の場合、第３電源を供給するためには、
第２図の様に、それぞれの基本構成セル列に対して各１
本ずつの第３電源配線５を設ける必要が生じ、電源配線
のためにチップサイズの増加を招くという欠点がある。
る電源が３種類の場合、第３電源を供給するためには、
第２図の様に、それぞれの基本構成セル列に対して各１
本ずつの第３電源配線５を設ける必要が生じ、電源配線
のためにチップサイズの増加を招くという欠点がある。
本発明の目的は、上記欠点を除去することによシ、よシ
少ない電源配線の数で、電源取出ｌ端子位置について、
互換性のある基本構成セルを有するゲートアレー半導体
装置を提供する事にある。
少ない電源配線の数で、電源取出ｌ端子位置について、
互換性のある基本構成セルを有するゲートアレー半導体
装置を提供する事にある。
本発明のゲートアレイ半導体装置は、相隣接した第１及
び第２の基本構成セルの境界線に対してほぼ対称的な前
記第１及び第２の基本構成セル上の位置にそれぞれ配置
されかつ第１配線層に設けられた配線によシ相互に接続
された少くとも一組の第１電源取出ｌ端子及び少くとも
一組の第２電源取出！端子と、前記第１及び第２の基本
構成セル上の眉間絶縁層を介して設けられた第２配線層
の前記第１の基本構成セル上に設けられ前記第１電源取
出！端子とスルーホールを介して接続された第１電源配
線と、前記配線層の前記第２の基本構成セル上に設けら
れ前記第２電源取出ｌ端子とスルーホールを介して接続
された第２電源配線とを含むことから構成される。
び第２の基本構成セルの境界線に対してほぼ対称的な前
記第１及び第２の基本構成セル上の位置にそれぞれ配置
されかつ第１配線層に設けられた配線によシ相互に接続
された少くとも一組の第１電源取出ｌ端子及び少くとも
一組の第２電源取出！端子と、前記第１及び第２の基本
構成セル上の眉間絶縁層を介して設けられた第２配線層
の前記第１の基本構成セル上に設けられ前記第１電源取
出！端子とスルーホールを介して接続された第１電源配
線と、前記配線層の前記第２の基本構成セル上に設けら
れ前記第２電源取出ｌ端子とスルーホールを介して接続
された第２電源配線とを含むことから構成される。
以下、本発明の実施例について図面を参照して説明する
。第３図は本発明の一実施例の要部を示す平面図、第４
図は第３図のＡ−Ａ’折れ線に沿う１部拡大断面図であ
る。
。第３図は本発明の一実施例の要部を示す平面図、第４
図は第３図のＡ−Ａ’折れ線に沿う１部拡大断面図であ
る。
本実施例は、相隣接した第１及び笛２の基本構成セル１
１．１２の境界線１３に対してほぼ対称的な第１及び第
２の基本構成セル１１．１２上の位置゛４にそれぞれ配
置されかつ第１配線２に設けられた配線１４によシ相互
に接続された一組の第１を源取出端子１５及び二組の第
２電源取出端子１６゜１６’と、第１及び第２の基本構
成セル１１．１２上の層間絶縁層２２を介して設けられ
た第２配線層の第１の基本構成セル１１上に設けられ第
１電源取出端子１５とスルーホール１８を介して接続さ
れた第１電源配線２０と、前記配線層の第２の基本構成
セル１２上に設けられ第２電源取出端子１６．１６′と
スルーホール１９．１９’ を介して接続された第２電
源配線２１とを含むことから構成される。
１．１２の境界線１３に対してほぼ対称的な第１及び第
２の基本構成セル１１．１２上の位置゛４にそれぞれ配
置されかつ第１配線２に設けられた配線１４によシ相互
に接続された一組の第１を源取出端子１５及び二組の第
２電源取出端子１６゜１６’と、第１及び第２の基本構
成セル１１．１２上の層間絶縁層２２を介して設けられ
た第２配線層の第１の基本構成セル１１上に設けられ第
１電源取出端子１５とスルーホール１８を介して接続さ
れた第１電源配線２０と、前記配線層の第２の基本構成
セル１２上に設けられ第２電源取出端子１６．１６′と
スルーホール１９．１９’ を介して接続された第２電
源配線２１とを含むことから構成される。
なお１６はフィールド絶縁層である。
すなわち、本実施例によると、基本構成セル１１．１２
に対して例えばＶｌなる第１電源は、第１電源配線２０
からスルーホール１８を介して互いに配線１４接続され
た第１電源取出端子１５に供給され、例えばｖ２なる第
２電源は、第２電源配線２１からスルーホール１９．１
９’を介して二組の互に配線１４′接続された第２電源
取出端子１６．１６’に供給される。従って、本実施例
によると、基本構成セル１１．１２の間に電源取出端子
の位置に対しての対称性を持たせ、且つ基本構成セル１
１．１２に品質設計上の差異をなくし、互換性を持たせ
た上で、必要とされる最小の電源配線で電源を供給する
事ができる。
に対して例えばＶｌなる第１電源は、第１電源配線２０
からスルーホール１８を介して互いに配線１４接続され
た第１電源取出端子１５に供給され、例えばｖ２なる第
２電源は、第２電源配線２１からスルーホール１９．１
９’を介して二組の互に配線１４′接続された第２電源
取出端子１６．１６’に供給される。従って、本実施例
によると、基本構成セル１１．１２の間に電源取出端子
の位置に対しての対称性を持たせ、且つ基本構成セル１
１．１２に品質設計上の差異をなくし、互換性を持たせ
た上で、必要とされる最小の電源配線で電源を供給する
事ができる。
第５図は本発明の他の実施例の要部を示す平面図で、第
２図に示した３種類の電源が必要な場合の従来例に本発
明を適用したものである。
２図に示した３種類の電源が必要な場合の従来例に本発
明を適用したものである。
相隣接する基本構成セル３１．３２の基本構成セル３１
上に第１電源配線３３を、基本構成セル３２上に第２電
源配線３４を配置し、この第１電源配線３３、第２電源
配線３４を配置しない側の境界線上にまだがって第３電
源配線３５を配置したものである。そして、第１の電源
配線３３はスル−ホール３８を介して基本構成セル３１
．３２の互に配線４０によ多接続された第１電源取出端
子３６に接続され、第２電源配線３４スルーホール３９
゜３９’を介して、基本構成セル３１．３２の互に配線
４１．４１’によ多接続された二つの第２電源取出端子
３７ 、３７’に接続され、第３電源配線はその左右の
基本構成セルの第３電源取出端子（図示していない）に
接続される。なお、４２は眉間絶縁物である。
上に第１電源配線３３を、基本構成セル３２上に第２電
源配線３４を配置し、この第１電源配線３３、第２電源
配線３４を配置しない側の境界線上にまだがって第３電
源配線３５を配置したものである。そして、第１の電源
配線３３はスル−ホール３８を介して基本構成セル３１
．３２の互に配線４０によ多接続された第１電源取出端
子３６に接続され、第２電源配線３４スルーホール３９
゜３９’を介して、基本構成セル３１．３２の互に配線
４１．４１’によ多接続された二つの第２電源取出端子
３７ 、３７’に接続され、第３電源配線はその左右の
基本構成セルの第３電源取出端子（図示していない）に
接続される。なお、４２は眉間絶縁物である。
かくして、本実施例によると電源配線は７本で済み、第
２図に示す従来例の９本に対して大幅に配線数を減らす
事ができ、且つ電源取出端子の位置の対称性が得られる
。
２図に示す従来例の９本に対して大幅に配線数を減らす
事ができ、且つ電源取出端子の位置の対称性が得られる
。
以上詳細に説明した通）、本発明のゲートアレイ半導体
装置は、所定の基本構成セルに必要な電源を、相隣接す
る基本構成セルの境界線に対してほぼ対称的に設けられ
た電源取出端子に、相隣接した基本構成セル上に設けら
れた電源配線よシ取入れる事を含んで構成されるので、
電源配線の数を従来よシも大幅に減少させ、且つ電源取
出端子の位置について互換性のある基本構成セルが得ら
れると言う効果を有している。従って本発明によシチッ
プ面積の小さいゲートアレイ半導体装置が得られる。
装置は、所定の基本構成セルに必要な電源を、相隣接す
る基本構成セルの境界線に対してほぼ対称的に設けられ
た電源取出端子に、相隣接した基本構成セル上に設けら
れた電源配線よシ取入れる事を含んで構成されるので、
電源配線の数を従来よシも大幅に減少させ、且つ電源取
出端子の位置について互換性のある基本構成セルが得ら
れると言う効果を有している。従って本発明によシチッ
プ面積の小さいゲートアレイ半導体装置が得られる。
第１図、第２図は従来のゲートアイ半導体装置の要部を
示す平面図である。 １．２・・・・・・基本構成セル、３・・・・・・第１
電源配線、４・・・・・・第２電源配線、５・・・・・
・第３電源配線、６・・・・・・フィールド絶縁層、１
１．１２・・・・・・基本構成セル、１３・・・・・・
境界線、１４・・・・・・配線、１５・・・・・・第１
電源取出端子、１６ 、１６’・・・・・・第２電源取
出端子、１７・・・・・・フィールド絶縁層、１８，１
９．１９’・・・・・・スルーホール、２０・・・・・
・第１電源配線、２１・・・・・・第２電源配線、２２
・・・・・・層間絶縁層、３１．３２・・・・・・基本
構成セル、３３・・・・・・・第１電源配線、３４・・
印・第２電源配線、３５・・・・・・第３電源配線、３
６・・・・・・第１電源取出端子、３７．３７’・・・
・・・第２電源取出端子、３８ 、３９ 、３９’ −
−−−・−、Ｘ／ｌ／−ホール、４０ 、４１ 。 ４１′・・・・・・配線、４２・・・・・・層間絶縁物
。 第 ７ 図 第３図 第３図 第 ４図
示す平面図である。 １．２・・・・・・基本構成セル、３・・・・・・第１
電源配線、４・・・・・・第２電源配線、５・・・・・
・第３電源配線、６・・・・・・フィールド絶縁層、１
１．１２・・・・・・基本構成セル、１３・・・・・・
境界線、１４・・・・・・配線、１５・・・・・・第１
電源取出端子、１６ 、１６’・・・・・・第２電源取
出端子、１７・・・・・・フィールド絶縁層、１８，１
９．１９’・・・・・・スルーホール、２０・・・・・
・第１電源配線、２１・・・・・・第２電源配線、２２
・・・・・・層間絶縁層、３１．３２・・・・・・基本
構成セル、３３・・・・・・・第１電源配線、３４・・
印・第２電源配線、３５・・・・・・第３電源配線、３
６・・・・・・第１電源取出端子、３７．３７’・・・
・・・第２電源取出端子、３８ 、３９ 、３９’ −
−−−・−、Ｘ／ｌ／−ホール、４０ 、４１ 。 ４１′・・・・・・配線、４２・・・・・・層間絶縁物
。 第 ７ 図 第３図 第３図 第 ４図
Claims (1)
- 相隣接した第１及び第２の基本構成セルの境界線に対し
てには対称酷な前記第１及び第２の基本構成セル上の位
置にそれぞれ配置されかつ第１配線層に設けられた配−
によシ相互に接続された少くとも一組の第１電源取出端
子及び少くとも一組の第２電源取出ぎ端子と、前記第１
及び第２の基本構成セル上の層間絶縁層を介して設けら
れた第２配線層の前記第１の基本構成セル上に設けられ
前記第１電源取出端子とスルーホールを介して接続され
た第１電源配線と、前記配線層の前記第２の基本構成セ
ル上に設けられ前記第２電源取出端子とスルーホールを
介して接続された第２電源配線とを含むことを特徴とす
るゲートアレイ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156071A JPS6047442A (ja) | 1983-08-26 | 1983-08-26 | ゲ−トアレイ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156071A JPS6047442A (ja) | 1983-08-26 | 1983-08-26 | ゲ−トアレイ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047442A true JPS6047442A (ja) | 1985-03-14 |
| JPH0518263B2 JPH0518263B2 (ja) | 1993-03-11 |
Family
ID=15619664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156071A Granted JPS6047442A (ja) | 1983-08-26 | 1983-08-26 | ゲ−トアレイ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047442A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753984A (ja) * | 1980-07-30 | 1982-03-31 | Licentia Gmbh |
-
1983
- 1983-08-26 JP JP58156071A patent/JPS6047442A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753984A (ja) * | 1980-07-30 | 1982-03-31 | Licentia Gmbh |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518263B2 (ja) | 1993-03-11 |
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