JPS6047458A - Ｓｏｉ形ｍｏｓダイナミツクメモリ - Google Patents
Ｓｏｉ形ｍｏｓダイナミツクメモリInfo
- Publication number
- JPS6047458A JPS6047458A JP58154807A JP15480783A JPS6047458A JP S6047458 A JPS6047458 A JP S6047458A JP 58154807 A JP58154807 A JP 58154807A JP 15480783 A JP15480783 A JP 15480783A JP S6047458 A JPS6047458 A JP S6047458A
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- JP
- Japan
- Prior art keywords
- layer
- region
- conductivity type
- trench
- silicon
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は１３ｉＱ、などを絶縁層とするＳｏｌウエノ１
を用いたＳＯＩ形ＭＯＳダイナミックメモリに関するも
のである。
を用いたＳＯＩ形ＭＯＳダイナミックメモリに関するも
のである。
半導体ＬＳＩ、特にＶＬＳ Ｉメモリにおいては、１メ
モリ当シの素子面積はますます微小化する傾向にあるが
、それに伴って、外気の放射線、特にα線によるメモリ
損傷率が増加し、信頼性上ますます不利な方向に進んで
いる。このため、このような不利な点を補うものとして
メモリ素子を絶縁層上の薄いシリコン層上に形成する５
ｏｒ（ｓ口Ｉｃｏｎｏｎ Ｉｎ５ｕｌａｔｏｒ）技術ま
たはＳＯＩウェハを用いた技術が一般的になりつつある
。これは、α線がメモリ素子に入射しても絶縁層中に入
射するため、シリコンに入射した場合のように少数キャ
リアが発生せず、したがってメモリを破壊することがな
いという利点を利用したものである。絶縁層としては、
サファイアやｓｉｏ、などが用いられるが、経済性から
ｓ ｉ ｏ、膜が一般的になると考えられる。
モリ当シの素子面積はますます微小化する傾向にあるが
、それに伴って、外気の放射線、特にα線によるメモリ
損傷率が増加し、信頼性上ますます不利な方向に進んで
いる。このため、このような不利な点を補うものとして
メモリ素子を絶縁層上の薄いシリコン層上に形成する５
ｏｒ（ｓ口Ｉｃｏｎｏｎ Ｉｎ５ｕｌａｔｏｒ）技術ま
たはＳＯＩウェハを用いた技術が一般的になりつつある
。これは、α線がメモリ素子に入射しても絶縁層中に入
射するため、シリコンに入射した場合のように少数キャ
リアが発生せず、したがってメモリを破壊することがな
いという利点を利用したものである。絶縁層としては、
サファイアやｓｉｏ、などが用いられるが、経済性から
ｓ ｉ ｏ、膜が一般的になると考えられる。
一方、従来のバルクシリコン上に形成したＶＬ８ Ｉダ
イナミックＲＡＭにおいて、メモリ領域として溝形また
はグループ状に掘シ込んだまわシのシリコン領域を用い
た構造が提案されている。すなわちこのシリコン領域は
、例えばＰ形のバルクシリコンか、またはその上にＮ
層を形成したもので、その表面（溝の側面）を薄い８ｉ
０２膜で覆い、さらにその上をポリシリコン電極でカバ
ーすることによってキャパシタとしている。このように
立体的に配置された溝形メモリ領域を有するメモリ構造
は、高集積度化にきわめて有用である。しかしＳＯＩウ
ェハを用い溝形に掘シ込んだ場合、そのまわりは５ｉ０
２等の絶縁物であるため、そのままではメモリ用静電容
量を構成することができず、従来このような溝形メモリ
領域を有する構造をＳＯＩ形メ子メモリ用した例はなか
った。
イナミックＲＡＭにおいて、メモリ領域として溝形また
はグループ状に掘シ込んだまわシのシリコン領域を用い
た構造が提案されている。すなわちこのシリコン領域は
、例えばＰ形のバルクシリコンか、またはその上にＮ
層を形成したもので、その表面（溝の側面）を薄い８ｉ
０２膜で覆い、さらにその上をポリシリコン電極でカバ
ーすることによってキャパシタとしている。このように
立体的に配置された溝形メモリ領域を有するメモリ構造
は、高集積度化にきわめて有用である。しかしＳＯＩウ
ェハを用い溝形に掘シ込んだ場合、そのまわりは５ｉ０
２等の絶縁物であるため、そのままではメモリ用静電容
量を構成することができず、従来このような溝形メモリ
領域を有する構造をＳＯＩ形メ子メモリ用した例はなか
った。
本発明はこのような事情に鑑みてなされたもので、その
目的は、ＳＯＩウエノ・に溝形メモリ領域を有するメモ
リ構造を形成して一層の高集積度化をはかったＳＯＩ形
ＭＯＳダイナミックメモリを提供することにある。
目的は、ＳＯＩウエノ・に溝形メモリ領域を有するメモ
リ構造を形成して一層の高集積度化をはかったＳＯＩ形
ＭＯＳダイナミックメモリを提供することにある。
このような目的を達成するために、本発明は、８０Ｉウ
エハの絶縁層中にバルクシリコンまで達する溝を設け、
その底部にバルクシリコンと反対導電形の領域を形成す
るとともに、当該溝の側面に接して、上記領域と、絶縁
層上のシリコン層中に形成したトランスファ領域を構成
するＭＯＳ）７ンジスクのソース・ドレイン領域とを接
続するポリシリコン膜を形成し、このポリシリコン膜を
、メモリ領域を構成するキャパシタの一方の電極とした
ものである。
エハの絶縁層中にバルクシリコンまで達する溝を設け、
その底部にバルクシリコンと反対導電形の領域を形成す
るとともに、当該溝の側面に接して、上記領域と、絶縁
層上のシリコン層中に形成したトランスファ領域を構成
するＭＯＳ）７ンジスクのソース・ドレイン領域とを接
続するポリシリコン膜を形成し、このポリシリコン膜を
、メモリ領域を構成するキャパシタの一方の電極とした
ものである。
前述したように、ＳＯＩウェハの絶縁層を溝形に掘り込
んだ場合、そのまわりは絶縁物であるために、そこにメ
モリ領域を形成するには当該溝の側面を適当な半導体シ
リコンで覆う必要がある。本発明ではこの目的に、溝の
側面に接して形成したポリシリコン膜を用いた。このよ
うに溝側面を覆う半導体シリコン膜としては、エピタキ
シャルシリコンを用いることが考えられる。第１図に、
そのような構成例を示す。図において、ＩｔｉＰ形’ル
クシリコン、２はその上に形成された５１０２層、３は
さらにその上に形成されたＰ形シリコン層である。４は
Ｐ形シリコン層３ｖｃ形成され九Ｎ 領域でＭＯＳトラ
ンジスタのソース・ドレイン領域を構成踵 ５はゲート
絶縁膜、６はゲート電極である。上記旧０２層２に溝２
ａを設け、その側面をエピタキシャル選択技術によりＰ
形エピタキシャルシリコンで埋めた後さらに溝エツチン
グ加工によって、埋め込んだＰ形エピタキシャル層７の
側面を露出させ、Ｎ−領域８を形成した後、その上にｆ
３ｉＣ）２膜およびＳｉ３Ｎ４膜を積層した絶縁膜９お
よびポリシリコン薄膜１０を重ねである。この場代メモ
リ領域は、第２図に示すようにＰ形エピタキシャル層γ
中に作られたＮ−領域８、その上の絶縁Ｍ９およびその
上のポリシリコン薄膜１０か＋ ら構成されＮ−領域８にはＮ 領域４が隣接して入力と
なっている。
んだ場合、そのまわりは絶縁物であるために、そこにメ
モリ領域を形成するには当該溝の側面を適当な半導体シ
リコンで覆う必要がある。本発明ではこの目的に、溝の
側面に接して形成したポリシリコン膜を用いた。このよ
うに溝側面を覆う半導体シリコン膜としては、エピタキ
シャルシリコンを用いることが考えられる。第１図に、
そのような構成例を示す。図において、ＩｔｉＰ形’ル
クシリコン、２はその上に形成された５１０２層、３は
さらにその上に形成されたＰ形シリコン層である。４は
Ｐ形シリコン層３ｖｃ形成され九Ｎ 領域でＭＯＳトラ
ンジスタのソース・ドレイン領域を構成踵 ５はゲート
絶縁膜、６はゲート電極である。上記旧０２層２に溝２
ａを設け、その側面をエピタキシャル選択技術によりＰ
形エピタキシャルシリコンで埋めた後さらに溝エツチン
グ加工によって、埋め込んだＰ形エピタキシャル層７の
側面を露出させ、Ｎ−領域８を形成した後、その上にｆ
３ｉＣ）２膜およびＳｉ３Ｎ４膜を積層した絶縁膜９お
よびポリシリコン薄膜１０を重ねである。この場代メモ
リ領域は、第２図に示すようにＰ形エピタキシャル層γ
中に作られたＮ−領域８、その上の絶縁Ｍ９およびその
上のポリシリコン薄膜１０か＋ ら構成されＮ−領域８にはＮ 領域４が隣接して入力と
なっている。
しかしながら、このようにエピタキシャルシリコンを利
用した構成では、エビタキシャル工程そのものが元来低
生産性であることおよび溝２馴が深いため長時間の反応
を必要とすることにより高価トなる。本発明はエピタキ
シャルシリコンの代シにポリシリコンを用いることによ
シこの価格面での不利をなくしたものである。その場合
、メモリ領域の終端においては、Ｓｉｎ、層のエツチン
グの際、その終点としてバルクシリコンが現われるので
、消量下部での絶縁性を保つために、バルクシリコンと
反対導電形の不純物を導入しＰＮ接合としている。
用した構成では、エビタキシャル工程そのものが元来低
生産性であることおよび溝２馴が深いため長時間の反応
を必要とすることにより高価トなる。本発明はエピタキ
シャルシリコンの代シにポリシリコンを用いることによ
シこの価格面での不利をなくしたものである。その場合
、メモリ領域の終端においては、Ｓｉｎ、層のエツチン
グの際、その終点としてバルクシリコンが現われるので
、消量下部での絶縁性を保つために、バルクシリコンと
反対導電形の不純物を導入しＰＮ接合としている。
第１図および第２図に示した構成ではメモリ領域の両端
は入力側がＮＰ接合、終端側がＮ−Ｐ接合でいずれも絶
縁性はきわめて高く、さらにまわりも８１９２層２で囲
まれその絶縁性も高い。これに対し、本発明のようにポ
リシリコン膜を用いた構成では、入力側はトランスファ
領域を構成するＭＯＳ）ランジスクのソース・ドレイン
領域によって必然的に絶縁性が得られ、またまわりのＳ
ｉ２０層による絶縁性についても同様である。しかし終
端側については上述したようにそのままでは不十分とな
るのでＰＮ接合を構成している。以下、実施例を用いて
本発明の詳細な説明する。
は入力側がＮＰ接合、終端側がＮ−Ｐ接合でいずれも絶
縁性はきわめて高く、さらにまわりも８１９２層２で囲
まれその絶縁性も高い。これに対し、本発明のようにポ
リシリコン膜を用いた構成では、入力側はトランスファ
領域を構成するＭＯＳ）ランジスクのソース・ドレイン
領域によって必然的に絶縁性が得られ、またまわりのＳ
ｉ２０層による絶縁性についても同様である。しかし終
端側については上述したようにそのままでは不十分とな
るのでＰＮ接合を構成している。以下、実施例を用いて
本発明の詳細な説明する。
第３図は本発明の一実施例を示す断面図である。
ＳＯＩウェハ（Ｄ Ｓ ｉ ０２ 層２にＰ形バルクシ
リコン１まで達するように設けた溝２ａの側面に直接ポ
リシリコン層１１で覆い、リン処理によ、９Ｎ形化して
入力側からの信号の通路とする。また、このポリシリコ
ン層１１の上に薄いＳ ｉ ０２ ｇおよび５ｔ３Ｎ４
膜を積層した絶縁膜９を配し、ポリシリコン薄膜１０を
対極とすることによって容量配線とする。
リコン１まで達するように設けた溝２ａの側面に直接ポ
リシリコン層１１で覆い、リン処理によ、９Ｎ形化して
入力側からの信号の通路とする。また、このポリシリコ
ン層１１の上に薄いＳ ｉ ０２ ｇおよび５ｔ３Ｎ４
膜を積層した絶縁膜９を配し、ポリシリコン薄膜１０を
対極とすることによって容量配線とする。
さらに、４ａはＭＯＳトランジスタのソース・ドレイン
領域を構成するＮ 領域、４ｂは同じくＮ−領域である
が、上記メモリの入力側はとのＮ−領域４ｂに接してそ
のＮ−Ｐ接合によシ必然的に高い絶縁性が保たれる。こ
れに対し、溝２１１の底部のバルクシリコン１にもＮ−
領域１２を形成して第４図に示すように入力側および終
端側ともＰＮ接合で結びメモリの絶縁性を保っている。
領域を構成するＮ 領域、４ｂは同じくＮ−領域である
が、上記メモリの入力側はとのＮ−領域４ｂに接してそ
のＮ−Ｐ接合によシ必然的に高い絶縁性が保たれる。こ
れに対し、溝２１１の底部のバルクシリコン１にもＮ−
領域１２を形成して第４図に示すように入力側および終
端側ともＰＮ接合で結びメモリの絶縁性を保っている。
次に、上記構成の製造方法について第５図（、）〜（ｊ
）および第６図を用いて説明する。
）および第６図を用いて説明する。
まず、Ｐ形バルクシリコン２１からなるウェハ表面に高
圧高温長時間酸化もしくは０２イオンインプランテーシ
ヨンまたは両者の併用によシ比較的厚い５ｉ０２層（３
μｍ以上）２２を作る（第５図（ａ））。
圧高温長時間酸化もしくは０２イオンインプランテーシ
ヨンまたは両者の併用によシ比較的厚い５ｉ０２層（３
μｍ以上）２２を作る（第５図（ａ））。
次に全面に所定の厚さのポリシリコン層２３をデポジッ
トする（第５図（ｂ））。
トする（第５図（ｂ））。
次いで図示しないホトレジストをマスクトシてまずポリ
シリコン層２３を所定のパターンにＲＩＥし、次にその
ポリシリコン層２３をマスクとしてｓｔｏｗ層２２全２
２Ｅ して溝２２Ｍを形成する。
シリコン層２３を所定のパターンにＲＩＥし、次にその
ポリシリコン層２３をマスクとしてｓｔｏｗ層２２全２
２Ｅ して溝２２Ｍを形成する。
ＲＩＥ はバルクシリコン２１をエツチング終点とする
（第５図（Ｃ））。
（第５図（Ｃ））。
次に、破線で示したよりなホトレジストマスク２４（第
５図（ｄ））を用いて領域Ａで示すようなポリシリコン
層からなるアイランドを形成する。次いで公知のレーザ
アニールによシこのアイランドを再結晶化して単結晶シ
リコン層２５を形成する（第５図（ｅ） ％ 、 （ｆ
） ；なお第５図（ｆ）は第５図（ｃ）のｆ−ｆ＠面図
である。）ちなみに、アイランドイヒしたポリシリコン
は再結晶化しやすいものである力；、レーザアニールに
よシ所望の厚さのボリシＩＪコン層を完全に再結晶化す
ることが難しい場合は、はじめからポリシリコン層２３
を十分に再結晶イヒＯＪ−能な程度に薄めに形成し、再
結晶化した後、第６図に示すようにエピタキシャル選択
デポジション法を用いてＰ形エピタキシャル層２５′を
デポジットさせて不足分を補う方法をとる。このとき、
侶２２ａ底部と単結晶シリコン層２５上の内領域にエピ
タキシャル層２５′がデポジットされる７５り、単結晶
シリコン層２５とエピタキシャル層２５′の厚さの和が
第５図（ｆ）における単結晶シリコン層２５のように所
望の厚さとなるようにすればよい。
５図（ｄ））を用いて領域Ａで示すようなポリシリコン
層からなるアイランドを形成する。次いで公知のレーザ
アニールによシこのアイランドを再結晶化して単結晶シ
リコン層２５を形成する（第５図（ｅ） ％ 、 （ｆ
） ；なお第５図（ｆ）は第５図（ｃ）のｆ−ｆ＠面図
である。）ちなみに、アイランドイヒしたポリシリコン
は再結晶化しやすいものである力；、レーザアニールに
よシ所望の厚さのボリシＩＪコン層を完全に再結晶化す
ることが難しい場合は、はじめからポリシリコン層２３
を十分に再結晶イヒＯＪ−能な程度に薄めに形成し、再
結晶化した後、第６図に示すようにエピタキシャル選択
デポジション法を用いてＰ形エピタキシャル層２５′を
デポジットさせて不足分を補う方法をとる。このとき、
侶２２ａ底部と単結晶シリコン層２５上の内領域にエピ
タキシャル層２５′がデポジットされる７５り、単結晶
シリコン層２５とエピタキシャル層２５′の厚さの和が
第５図（ｆ）における単結晶シリコン層２５のように所
望の厚さとなるようにすればよい。
次にトランスファ領域を構成するＭＯＳトランジスタを
形成するためにゲート酸化膜（第５図（ｉ）。
形成するためにゲート酸化膜（第５図（ｉ）。
（ｊ）の２６）を形成し、同じくゲート電極用にポリシ
リコン層をデポジットし、リン処理によｐＮ形化しり後
、パターニングしたホトレジストをマスクとじてエツチ
ングし、ポリシリコン配線２７を形成する（第５図（ｇ
））。この場合、上記ポリシリコン層は溝２２ａ内にも
デポジットされているので、それらを除去するためにＲ
ＩＥと等方性エツチングの両者を併用する必要がある。
リコン層をデポジットし、リン処理によｐＮ形化しり後
、パターニングしたホトレジストをマスクとじてエツチ
ングし、ポリシリコン配線２７を形成する（第５図（ｇ
））。この場合、上記ポリシリコン層は溝２２ａ内にも
デポジットされているので、それらを除去するためにＲ
ＩＥと等方性エツチングの両者を併用する必要がある。
このようにポリシリコン配線２７を形成した後、当該ゲ
ート領域以外のゲート酸化膜を除去してリンをデポジッ
トするか、または上記ゲート酸化膜２６を通してリンも
しくはヒ素のイオンインプランテーションを行なって、
溝２２２ の底部と単結晶シリコン層２５のソース・ド
レイン領域にＮ−領域２８を形成する。さらに全面酸化
を行なって８１０２膜を形成し、第５図（ｇ）に破線で
示したようなホトレジストマスクを用いてエツチングを
行なって、ポリシリコン配線２７およびその近傍上にの
み上記旧０２膜を残す。次いでキャパシタ電極を形成す
るためにポリシリコン層をデポジットし、リン処理によ
りＮ形化した後、ＲＩＥを行なって溝２２ａの側面にの
みＮ形ポリシリコン層２９を形成する（第５図（＋）
、 （ｊ） ；なお、第５図０）は第５図（ｈ）の過−
直訴面図である）。
ート領域以外のゲート酸化膜を除去してリンをデポジッ
トするか、または上記ゲート酸化膜２６を通してリンも
しくはヒ素のイオンインプランテーションを行なって、
溝２２２ の底部と単結晶シリコン層２５のソース・ド
レイン領域にＮ−領域２８を形成する。さらに全面酸化
を行なって８１０２膜を形成し、第５図（ｇ）に破線で
示したようなホトレジストマスクを用いてエツチングを
行なって、ポリシリコン配線２７およびその近傍上にの
み上記旧０２膜を残す。次いでキャパシタ電極を形成す
るためにポリシリコン層をデポジットし、リン処理によ
りＮ形化した後、ＲＩＥを行なって溝２２ａの側面にの
みＮ形ポリシリコン層２９を形成する（第５図（＋）
、 （ｊ） ；なお、第５図０）は第５図（ｈ）の過−
直訴面図である）。
残る５ｉ０２膜をエツチング除去し、キャパシタ絶縁膜
形成のためのゲート酸化を行ない、さらにメモリ用静電
容量の増大の目的で３ ｉ３ Ｎ４膜を重ねてデポジッ
トして絶縁膜３０を形成する。次に、もう一方のキャパ
シタ電極を形成するためにポリシリコン層をデポジット
し、リン処理によるＮ形化を経た彼、図示しないホトレ
ジストマスクを用いてエツチングを行ない、ポリシリコ
ン配線３１を形成する（第５図（ｊ））。
形成のためのゲート酸化を行ない、さらにメモリ用静電
容量の増大の目的で３ ｉ３ Ｎ４膜を重ねてデポジッ
トして絶縁膜３０を形成する。次に、もう一方のキャパ
シタ電極を形成するためにポリシリコン層をデポジット
し、リン処理によるＮ形化を経た彼、図示しないホトレ
ジストマスクを用いてエツチングを行ない、ポリシリコ
ン配線３１を形成する（第５図（ｊ））。
次いで、このポリシリコン配線３１をマスクとして両配
線間の第５図（１１）にＣで示したＮ−領域に重ねてヒ
素もしくはリンをデポジットし、第３図の４８に対応す
るＮ 領域を形成する。
線間の第５図（１１）にＣで示したＮ−領域に重ねてヒ
素もしくはリンをデポジットし、第３図の４８に対応す
るＮ 領域を形成する。
最後に全面をＰＳＧ膜でカバーし、これにホトエツチン
グを施して上記Ｎ＋領域上にコンタクトホールを形成し
、さらにアルミニウムを全面に蒸着した後、これにホト
エツチングを施して上記コンタ十 クトホールにおいてＮ 領域に接触するアルミニウム配
線を形成することによって第３図に示したようなメモリ
素子が形成できる。もつとも、この最後の工程（り対応
する構成については第３図では省略しである。また第５
図（ｈ）〜（ｊ）は一部分についてのみ詳細に示しその
左右については同様であるため適宜省略して示した。
グを施して上記Ｎ＋領域上にコンタクトホールを形成し
、さらにアルミニウムを全面に蒸着した後、これにホト
エツチングを施して上記コンタ十 クトホールにおいてＮ 領域に接触するアルミニウム配
線を形成することによって第３図に示したようなメモリ
素子が形成できる。もつとも、この最後の工程（り対応
する構成については第３図では省略しである。また第５
図（ｈ）〜（ｊ）は一部分についてのみ詳細に示しその
左右については同様であるため適宜省略して示した。
以上の説明は、各半導体層の導電形を全く反転させた構
造についても全く同様に適用することができる。
造についても全く同様に適用することができる。
以上説明したように、本発明によれば、ＳＯＩウェハの
絶縁層中に第１導電形のバルクシリコンまで達する溝を
設け、その溝の底部に第２導電形の領域を形成するとと
もに、当該溝の側面に接して、上記領域と、絶縁層上の
シリコン層中に形成したＭＯＳ）ランリスタのソース・
ドレイン領域とを接続する第２導電形のポリシリコン膜
を形成してキャパシタの一方の電極としたことにょシ、
ＳＯＩウェハに溝形メモリ構造を適用することが可能と
な）、よシ高集積度のＭＯＳダイナミックメモリが形成
できる。しかも、上述したようにキャパシタ電極として
ポリシリコンを用いているため、これにエピタキシャル
シリコンを用いた場合に比較して安価にできるという利
点がある。
絶縁層中に第１導電形のバルクシリコンまで達する溝を
設け、その溝の底部に第２導電形の領域を形成するとと
もに、当該溝の側面に接して、上記領域と、絶縁層上の
シリコン層中に形成したＭＯＳ）ランリスタのソース・
ドレイン領域とを接続する第２導電形のポリシリコン膜
を形成してキャパシタの一方の電極としたことにょシ、
ＳＯＩウェハに溝形メモリ構造を適用することが可能と
な）、よシ高集積度のＭＯＳダイナミックメモリが形成
できる。しかも、上述したようにキャパシタ電極として
ポリシリコンを用いているため、これにエピタキシャル
シリコンを用いた場合に比較して安価にできるという利
点がある。
第１図はｓｏｒウェハに溝形メモリ構造を適用しメモリ
を、溝側面に形成するキャパシタ電極としてエピタキシ
ャルシリコンを用いて実現した例ヲ示す断面図、第２図
はそのメモリ構造を説明するための図、第３図は本発明
の一実施例を示す断面図、第４図はそのメモリ構造を説
明するための図、第５図（、）〜（Ｊ）および第６図は
その製造方法の一例を説明するだめの工程図である。 １拳・晦・Ｐ形バルクシリコン、２・・１ｌ−ｓｔｏｚ
層、２２ａ・・自・溝、３ａφ・・Ｐ形シリコン層、４
ａ・・・−Ｎ領域、４ｂ１１１．１２ ・・・・Ｎ−領
域、５・・・・ゲート絶縁膜、６・・・・ゲート電極、
９・・・・キャパシタ絶縁膜、１０１１・・・ポリシリ
コン薄膜。 Ｉ−１＾ 第１図 第４図 第５図 箭５図 第５図
を、溝側面に形成するキャパシタ電極としてエピタキシ
ャルシリコンを用いて実現した例ヲ示す断面図、第２図
はそのメモリ構造を説明するための図、第３図は本発明
の一実施例を示す断面図、第４図はそのメモリ構造を説
明するための図、第５図（、）〜（Ｊ）および第６図は
その製造方法の一例を説明するだめの工程図である。 １拳・晦・Ｐ形バルクシリコン、２・・１ｌ−ｓｔｏｚ
層、２２ａ・・自・溝、３ａφ・・Ｐ形シリコン層、４
ａ・・・−Ｎ領域、４ｂ１１１．１２ ・・・・Ｎ−領
域、５・・・・ゲート絶縁膜、６・・・・ゲート電極、
９・・・・キャパシタ絶縁膜、１０１１・・・ポリシリ
コン薄膜。 Ｉ−１＾ 第１図 第４図 第５図 箭５図 第５図
Claims (1)
- 第１導電形を有するノくルクシリコン上に絶縁層および
第１導電形を有するシリコン層をこの順に積層してなる
ＳＯＩウエノ・の上記シリコン層中に第１導電形と反対
の第２導電形を有する領域を設けＭＯＳ）ランリスタの
ソースＯドレインとするトランスファ領域を設けるとと
もに、上記絶縁層中にバルクシリコンまで達する溝を設
け、この溝の底部に第２導電形を有する領域を設け、上
ｇ溝の（１１［面に接して、上記ソース・ドレインを構
成する第２導電形の領域と上記溝底部の第２導電形の領
域とを接続する第２導電形のポリシリコン膜を形成し、
このポリシリコン膜を、メモリ領域を構成するキャパシ
タの一方の電極とするとともに、このポリシリコン膜に
絶縁物を介在させて形成したポリシリコン膜を他方の電
極としたことを特徴とするＳＯＩ形ＭＯＳダイナミック
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154807A JPS6047458A (ja) | 1983-08-26 | 1983-08-26 | Ｓｏｉ形ｍｏｓダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154807A JPS6047458A (ja) | 1983-08-26 | 1983-08-26 | Ｓｏｉ形ｍｏｓダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047458A true JPS6047458A (ja) | 1985-03-14 |
Family
ID=15592312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154807A Pending JPS6047458A (ja) | 1983-08-26 | 1983-08-26 | Ｓｏｉ形ｍｏｓダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047458A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370560A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体メモリセル |
| JPS63158869A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| US7534685B2 (en) | 2004-03-02 | 2009-05-19 | Infineon Technologies Ag | Method for fabrication of a capacitor, and a monolithically integrated circuit comprising such a capacitor |
| US7629676B2 (en) | 2006-09-07 | 2009-12-08 | Infineon Technologies Ag | Semiconductor component having a semiconductor die and a leadframe |
| CN119133246A (zh) * | 2024-09-09 | 2024-12-13 | 湖北九峰山实验室 | 一种宽禁带沟槽型mosfet器件及其制造方法 |
-
1983
- 1983-08-26 JP JP58154807A patent/JPS6047458A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370560A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体メモリセル |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| JPS63158869A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| US7534685B2 (en) | 2004-03-02 | 2009-05-19 | Infineon Technologies Ag | Method for fabrication of a capacitor, and a monolithically integrated circuit comprising such a capacitor |
| US7629676B2 (en) | 2006-09-07 | 2009-12-08 | Infineon Technologies Ag | Semiconductor component having a semiconductor die and a leadframe |
| CN119133246A (zh) * | 2024-09-09 | 2024-12-13 | 湖北九峰山实验室 | 一种宽禁带沟槽型mosfet器件及其制造方法 |
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