JPH03214773A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03214773A JPH03214773A JP1110090A JP1110090A JPH03214773A JP H03214773 A JPH03214773 A JP H03214773A JP 1110090 A JP1110090 A JP 1110090A JP 1110090 A JP1110090 A JP 1110090A JP H03214773 A JPH03214773 A JP H03214773A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置、特にＩＧ手段を備えたＳＯＩ構造の半導体
装置に関し、 ＳＯＩ構造半導体装置の性能及び信頼性を向上すること
を目白勺とし、 欠陥層の形成された半導体支持基板と、該支持基板上に
形成された絶縁層と、該絶縁層上に設けられたＳＯＩ基
体と、該ＳＯＩ基体及び該絶縁層を貫通し該支持基板内
に達する穴若し《は溝と、該穴若し《は溝内に充填され
た半導体層とを有し、該ＳＯＩ基体に半導体素子が形成
された構成を有する。
装置に関し、 ＳＯＩ構造半導体装置の性能及び信頼性を向上すること
を目白勺とし、 欠陥層の形成された半導体支持基板と、該支持基板上に
形成された絶縁層と、該絶縁層上に設けられたＳＯＩ基
体と、該ＳＯＩ基体及び該絶縁層を貫通し該支持基板内
に達する穴若し《は溝と、該穴若し《は溝内に充填され
た半導体層とを有し、該ＳＯＩ基体に半導体素子が形成
された構成を有する。
本発明は半導体装置、特にＩ Ｇ（Ｉｎｔｒｉｎｓｉｃ
Ｇｅｔｔｅｒｉｎｇ）手段を備えたＳ Ｏ Ｉ （Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導
体装置に関する。
Ｇｅｔｔｅｒｉｎｇ）手段を備えたＳ Ｏ Ｉ （Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導
体装置に関する。
近年、半導体支持基板上に絶縁層を介して配設された半
導体基体（ＳＯＩ基体）に半導体素子を形成することに
よって、寄生容量の低減による素子性能の向上、寄生素
子による性能劣化（例えばラッチアップ）の防止、支持
基板部分の分離による耐放射線性の向上等が図られたＳ
ＯＩ構造の半導体装置が提供されていが、このＳＯＩ構
造の半導体装置においても、素子の微細化と共にプロセ
ス中の汚染による歩留りや信頼性の低下が顕現化してお
り、対策が望まれている。
導体基体（ＳＯＩ基体）に半導体素子を形成することに
よって、寄生容量の低減による素子性能の向上、寄生素
子による性能劣化（例えばラッチアップ）の防止、支持
基板部分の分離による耐放射線性の向上等が図られたＳ
ＯＩ構造の半導体装置が提供されていが、このＳＯＩ構
造の半導体装置においても、素子の微細化と共にプロセ
ス中の汚染による歩留りや信頼性の低下が顕現化してお
り、対策が望まれている。
通常の半導体基板に素子が形成される半導体装置におい
ては、プロセス中の汚染により歩留りや信頼性が低下す
るのを防止するために、ＩＧ（Ｉｎ−ｔｒｉｎｓｉｃ
Ｇｅｔｔｅｒｉｎｇ）という手段が用いられる。これは
基板の奥深くに欠陥を形成させ、その欠陥に汚染物質を
トラップさせることによって汚染物質特に重金属を不動
態化する技術である。
ては、プロセス中の汚染により歩留りや信頼性が低下す
るのを防止するために、ＩＧ（Ｉｎ−ｔｒｉｎｓｉｃ
Ｇｅｔｔｅｒｉｎｇ）という手段が用いられる。これは
基板の奥深くに欠陥を形成させ、その欠陥に汚染物質を
トラップさせることによって汚染物質特に重金属を不動
態化する技術である。
製造技術の進歩とともに、プロセス汚染のレベルも小さ
くなる方向にあるが、素子の微細化に伴って許容される
汚染レベルも小さくなっていくので、ＤＲＡＭ等では高
性能を維持するためにＩＧ手段に頼らざるを得ないのが
現状である。
くなる方向にあるが、素子の微細化に伴って許容される
汚染レベルも小さくなっていくので、ＤＲＡＭ等では高
性能を維持するためにＩＧ手段に頼らざるを得ないのが
現状である。
一方、近年、耐放射線性に優れ、トランジスタ性能の向
上が図れ、且つ寄生素子による不良が防止できる等の利
点から提供されている前記ＳＯＩ構造の半導体装置にお
いては、ＳＯＩ基体即ち素子が形成される半導体基体（
素子基体）の下部に支持基板との間を分離する絶縁層が
あるために、半導体基板面に素子が形成される通常の半
導体装置の場合と同様に支持基板に欠陥層を作っても、
プロセス中に素子基体に侵入した汚染物質をその欠陥層
内にトラップすることができない。
上が図れ、且つ寄生素子による不良が防止できる等の利
点から提供されている前記ＳＯＩ構造の半導体装置にお
いては、ＳＯＩ基体即ち素子が形成される半導体基体（
素子基体）の下部に支持基板との間を分離する絶縁層が
あるために、半導体基板面に素子が形成される通常の半
導体装置の場合と同様に支持基板に欠陥層を作っても、
プロセス中に素子基体に侵入した汚染物質をその欠陥層
内にトラップすることができない。
従って従来ＳＯＩ構造の半導“体装置においてはＩＧ手
段が適用されておらず、そのために小レベルの汚染に対
して敏感な微細素子が配設される場合には、上記プロセ
ス汚染による性能や信頼性の低下が著しかった。
段が適用されておらず、そのために小レベルの汚染に対
して敏感な微細素子が配設される場合には、上記プロセ
ス汚染による性能や信頼性の低下が著しかった。
そこで本発明は、ＩＧ手段を有効に寄与せしめ得るＳｏ
ｌ基板の構造を提供し、Ｓｏｌ構造半導体装置の性能及
び信頼性を向上することを目的とする。
ｌ基板の構造を提供し、Ｓｏｌ構造半導体装置の性能及
び信頼性を向上することを目的とする。
第１図は本発明の原理説明図である。
同図において、ｌは半導体支持基板、２は多数の欠陥Ｄ
が形成されている欠陥層、３は基板間絶縁層、４は半導
体素子が形成れれるＳｏｌ基体、５は穴若しくは溝、６
は埋込み半導体層を示す。
が形成されている欠陥層、３は基板間絶縁層、４は半導
体素子が形成れれるＳｏｌ基体、５は穴若しくは溝、６
は埋込み半導体層を示す。
前記課題は、第１図に示すように、欠陥層（２）の形成
された半導体支持基板（１）と、該支持基板（１）上に
形成された絶縁層（３）と、該絶縁層上に設けられたＳ
ＯＩ基体（４）と、該ＳＯＩ基体（４）及び該絶縁層（
３）を貫通し該支持基板（１）内に達する穴若しくは溝
（５）と、該穴若しくは溝（５）内に充填された半導体
層（６）とを有し、該Ｓｏｌ基体（４）に半導体素子が
形成されてなる本発明による半導体装置によって解決さ
れる。
された半導体支持基板（１）と、該支持基板（１）上に
形成された絶縁層（３）と、該絶縁層上に設けられたＳ
ＯＩ基体（４）と、該ＳＯＩ基体（４）及び該絶縁層（
３）を貫通し該支持基板（１）内に達する穴若しくは溝
（５）と、該穴若しくは溝（５）内に充填された半導体
層（６）とを有し、該Ｓｏｌ基体（４）に半導体素子が
形成されてなる本発明による半導体装置によって解決さ
れる。
即ち本発明の構造においては、プロセス過程でＳＯＩ基
体（４）に侵入した例えば鉄（ Ｆｅ＋）等の汚染物質
は、熱処理を経るごとに、前記ＳＯＩ基体（４）と絶縁
層（３）を貫通する穴若しくは溝（５）内に埋め込まれ
上部側面がＳＯＩ基体（４）に直に接する埋込み半導体
層（６）を介して、この埋込み半導体層（６）の下端部
が直に接する半導体支持基板（１）内へ移動し、支持基
板（１）内の欠陥析出層（２）内に順次到達して欠陥（
Ｄ）にトラップされる。
体（４）に侵入した例えば鉄（ Ｆｅ＋）等の汚染物質
は、熱処理を経るごとに、前記ＳＯＩ基体（４）と絶縁
層（３）を貫通する穴若しくは溝（５）内に埋め込まれ
上部側面がＳＯＩ基体（４）に直に接する埋込み半導体
層（６）を介して、この埋込み半導体層（６）の下端部
が直に接する半導体支持基板（１）内へ移動し、支持基
板（１）内の欠陥析出層（２）内に順次到達して欠陥（
Ｄ）にトラップされる。
そのためＳｏｌ基体（４）は、汚染物質の量が減少して
クリーン化されるので、このＳＯ■基体（４）に形成さ
れる半導体素子の、汚染物質に起因する接合リーク等に
よる性能劣化が防止される。
クリーン化されるので、このＳＯ■基体（４）に形成さ
れる半導体素子の、汚染物質に起因する接合リーク等に
よる性能劣化が防止される。
以下本発明を、図示実施例により具体的に説明する。
第２図はＤＲＡＭにおける本発明の一実施例の？式平面
図（ａ）及びＡ−Ａ矢視断面図（ｂ）、第３図（ａ）〜
（ｈ）は上記実施例に係るＳＯＩ基板の形成方法の工程
断面図である。
図（ａ）及びＡ−Ａ矢視断面図（ｂ）、第３図（ａ）〜
（ｈ）は上記実施例に係るＳＯＩ基板の形成方法の工程
断面図である。
企図を通じ同一対象物は同一符合で示す。
本発明を適用したＳｏｌ構造のＤＲＡＭは、例えば第２
図（ａ）及び（ｂ）に示すように、例えば面方向及び厚
さ方向の全域にわたって高密度に欠陥（Ｄ）が析出せし
められた欠陥層ｌ２を有するＳｉの支持基板体１１上に
、厚さ０．３〜０．５μｍ程度の基板間酸化シリコン（
ＳｉＯ■）絶縁膜１３を介して素子が形成されるＳＯＩ
基体である厚さ０．３〜０．５μｍ程度のｐ型Ｓｉ素子
基体１４が積層され、この素子基体ｌ４のメモリ素子が
配設されるメモリ領域１９Ａ ， １９Ｂ等と、メモリ
を駆動する周辺回路素子が配設される周辺領域２ＯＡ
， ２０Ｂ等を含む領域チップ領域１８Ａ、１８Ｂ等を
個々に分割するのに用いるダイシングライン１７内に、
素子基体ｌ４及びその下部の基板間Ｓｉｎ２絶縁膜１３
を貫いて支持基板１１内に達する例えば２列の溝１５が
形成され、この溝１５内に底面から開口面に達するりん
ドープポリＳｉ埋込み層１６が充？されてなるＳＯＩ基
板を用いる。そして、前記素子基体ｌ４の例えばチップ
領域１８Ａのメモリ領域１９Ａの素子間分離用のフィー
ルド酸化膜２３で画定された領域に、例えば、ゲート酸
化膜２４、及び上部のｎ＋型のポリＳｉ等からなるワー
ド線２５Ａ、及びこのワード線２５Ａに自己整合的形成
されたｎ１型ソース／ドレイン（Ｓ／Ｄ）領域２６Ａと
ｎ＋型電荷蓄積領域２６Ｂからなるセルトランジスタと
、ｎ＋型のポリＳｉからなり上記電荷蓄積層２６Ｂに接
し且つ厚さＩＯＯＯＡ程度のＳｉＯ■絶縁膜２７が被着
された自己素子のワード線２５Ａ上から隣接ワード線２
５Ｂ上に延在する電荷蓄積電極２８、及びこの電荷蓄積
電極２８の表面に形成された例えば窒化シリコン（Ｓｉ
ｓＮａ）膜からなる厚さ２００Ａ程度の誘電体膜２９、
及び上記電荷蓄積電極２８上を上記誘電体膜２９を介し
て覆うｎ＋型のボリＳｉ等による対向電極３０からなる
キャパシタと、素子形成面上を覆う層間絶縁膜３ｌのコ
ンタクト窓３２Ａを介し前記Ｓ／Ｄ領域２６Ａに接する
アルミニウム（Ａβ）等のビット線３３Ａとにより構成
されるメモリ素子３４が形成される。
図（ａ）及び（ｂ）に示すように、例えば面方向及び厚
さ方向の全域にわたって高密度に欠陥（Ｄ）が析出せし
められた欠陥層ｌ２を有するＳｉの支持基板体１１上に
、厚さ０．３〜０．５μｍ程度の基板間酸化シリコン（
ＳｉＯ■）絶縁膜１３を介して素子が形成されるＳＯＩ
基体である厚さ０．３〜０．５μｍ程度のｐ型Ｓｉ素子
基体１４が積層され、この素子基体ｌ４のメモリ素子が
配設されるメモリ領域１９Ａ ， １９Ｂ等と、メモリ
を駆動する周辺回路素子が配設される周辺領域２ＯＡ
， ２０Ｂ等を含む領域チップ領域１８Ａ、１８Ｂ等を
個々に分割するのに用いるダイシングライン１７内に、
素子基体ｌ４及びその下部の基板間Ｓｉｎ２絶縁膜１３
を貫いて支持基板１１内に達する例えば２列の溝１５が
形成され、この溝１５内に底面から開口面に達するりん
ドープポリＳｉ埋込み層１６が充？されてなるＳＯＩ基
板を用いる。そして、前記素子基体ｌ４の例えばチップ
領域１８Ａのメモリ領域１９Ａの素子間分離用のフィー
ルド酸化膜２３で画定された領域に、例えば、ゲート酸
化膜２４、及び上部のｎ＋型のポリＳｉ等からなるワー
ド線２５Ａ、及びこのワード線２５Ａに自己整合的形成
されたｎ１型ソース／ドレイン（Ｓ／Ｄ）領域２６Ａと
ｎ＋型電荷蓄積領域２６Ｂからなるセルトランジスタと
、ｎ＋型のポリＳｉからなり上記電荷蓄積層２６Ｂに接
し且つ厚さＩＯＯＯＡ程度のＳｉＯ■絶縁膜２７が被着
された自己素子のワード線２５Ａ上から隣接ワード線２
５Ｂ上に延在する電荷蓄積電極２８、及びこの電荷蓄積
電極２８の表面に形成された例えば窒化シリコン（Ｓｉ
ｓＮａ）膜からなる厚さ２００Ａ程度の誘電体膜２９、
及び上記電荷蓄積電極２８上を上記誘電体膜２９を介し
て覆うｎ＋型のボリＳｉ等による対向電極３０からなる
キャパシタと、素子形成面上を覆う層間絶縁膜３ｌのコ
ンタクト窓３２Ａを介し前記Ｓ／Ｄ領域２６Ａに接する
アルミニウム（Ａβ）等のビット線３３Ａとにより構成
されるメモリ素子３４が形成される。
また、例えばチップ領域１８Ｂの周辺領域２０Ｂの素子
間分離用のフィールド酸化膜２３で画定された領域に、
例えば、ゲート酸化膜２４、及びその上部のｎ＋型のポ
リＳｉ等からなり前記ワード線２５Ａと同時に形成され
たゲート電極２５Ｃ１及びこのゲート電極２５Ｃに自己
整合的に前記メモリ素子３４のＳ／Ｄ領域２ｆ３Ａ及び
ｎ１型電荷蓄積領域２６Ｂと同時に形成されたｎ＋型ソ
ース領域２６Ｃ及びｎ＋ドレイン領域２６Ｄからなり、
素子上を覆う層間絶縁膜３ｌのコンタクト窓３２Ｂ及び
３２Ｃを介してソース領域２６Ｃ及びドレイン領域２６
Ｄに接するＡβ等のソース配線３３Ｂ及びドレイン配線
３３Ｃが導出された周辺トランジスタ３５が形成されて
なっている。
間分離用のフィールド酸化膜２３で画定された領域に、
例えば、ゲート酸化膜２４、及びその上部のｎ＋型のポ
リＳｉ等からなり前記ワード線２５Ａと同時に形成され
たゲート電極２５Ｃ１及びこのゲート電極２５Ｃに自己
整合的に前記メモリ素子３４のＳ／Ｄ領域２ｆ３Ａ及び
ｎ１型電荷蓄積領域２６Ｂと同時に形成されたｎ＋型ソ
ース領域２６Ｃ及びｎ＋ドレイン領域２６Ｄからなり、
素子上を覆う層間絶縁膜３ｌのコンタクト窓３２Ｂ及び
３２Ｃを介してソース領域２６Ｃ及びドレイン領域２６
Ｄに接するＡβ等のソース配線３３Ｂ及びドレイン配線
３３Ｃが導出された周辺トランジスタ３５が形成されて
なっている。
このような構成にすると、前記メモリ素子３４及び周辺
トランジスタ３５を形成するプロセス中にＳＯＩ基体即
ちＳｉ素子基体１４の表面部に侵入した汚染物質例えば
鉄（ Ｆｅ” ）等の重金属汚染物質は、ダイシングラ
インｌ７内に設けた溝１５内の、上部側面がＳｔ素子基
体ｌ４に直に接し、下部の側面及び底面が支持基板１１
の欠陥層１２に直に接する埋込みポ９ リＳｉ層１６を介して支持基板１１の欠陥析出領域１２
内へ移動して欠陥（Ｄ）にトラップされるので、前記メ
モリ素子や周辺トランジスタの形成されたプロセス完了
後のＳｉ素子基体（ＳＯＩ基体）ｌ４内の重金属等の汚
染物質量は大幅に減少する。
トランジスタ３５を形成するプロセス中にＳＯＩ基体即
ちＳｉ素子基体１４の表面部に侵入した汚染物質例えば
鉄（ Ｆｅ” ）等の重金属汚染物質は、ダイシングラ
インｌ７内に設けた溝１５内の、上部側面がＳｔ素子基
体ｌ４に直に接し、下部の側面及び底面が支持基板１１
の欠陥層１２に直に接する埋込みポ９ リＳｉ層１６を介して支持基板１１の欠陥析出領域１２
内へ移動して欠陥（Ｄ）にトラップされるので、前記メ
モリ素子や周辺トランジスタの形成されたプロセス完了
後のＳｉ素子基体（ＳＯＩ基体）ｌ４内の重金属等の汚
染物質量は大幅に減少する。
そのため上記実施例に示したＤＲＡＭにおいては、リテ
ンションタイムを従来の３倍以上に延長することが可能
になった。
ンションタイムを従来の３倍以上に延長することが可能
になった。
次ぎに上記実施例に用いたＳＯＩ基板の形成方法を、工
程断面図を参照し、一実施例について説明する。
程断面図を参照し、一実施例について説明する。
第３図（ａ）参照
先ずＣＺ法で形成された通常のＳｉ支持基板ｌ１を、先
ず非酸化性雰囲気中において８００〜１１００℃程度に
反復加熱して、基板１１の例えば面方向及び深さ方向の
全域に酸素を析出させて欠陥（Ｄ）を形成する。（１２
は欠陥領域を示す） 第３図（ｂ）参照 次いで素子基体（Ｓｏｌ基体）となる第２の例えばｐ型
Ｓｉ基板１１４上に、熱酸化法によって、厚ｌ０ ？例えば２０００〜３０００人程度の熱酸化膜１１３を
形成する。
ず非酸化性雰囲気中において８００〜１１００℃程度に
反復加熱して、基板１１の例えば面方向及び深さ方向の
全域に酸素を析出させて欠陥（Ｄ）を形成する。（１２
は欠陥領域を示す） 第３図（ｂ）参照 次いで素子基体（Ｓｏｌ基体）となる第２の例えばｐ型
Ｓｉ基板１１４上に、熱酸化法によって、厚ｌ０ ？例えば２０００〜３０００人程度の熱酸化膜１１３を
形成する。
第３図（Ｃ）参照
次いでｐ型Ｓｉ支持基板１１上に、前記第２のｐ型Ｓｔ
基板１ｌ４を反転し、熱酸化膜１１３を下にして載置し
、基板同士を圧接しながら基板間に静電気パルスを印加
する静電圧着法により、上記ｐ型Ｓｔ支持基板ｌｌ上に
熱酸化膜１１３を介し第２のｐ型Ｓｉ基板１１４を貼り
合わせる。
基板１ｌ４を反転し、熱酸化膜１１３を下にして載置し
、基板同士を圧接しながら基板間に静電気パルスを印加
する静電圧着法により、上記ｐ型Ｓｔ支持基板ｌｌ上に
熱酸化膜１１３を介し第２のｐ型Ｓｉ基板１１４を貼り
合わせる。
第３図（ｄ）参照
次いで上記第２のｐ型Ｓｉ基板１１４を背面から、素子
基体として適切な例えば０．３〜０．５μｍの厚さまで
ポリッシングする。ここで前記ｐ型Ｓｔ支持基板１１上
に熱酸化膜１１３からなる基板間ＳｉＯ■絶縁膜１３を
介して厚さ０．３〜０．５μｍのｐ型Ｓｉ素子基体１４
が積層された従来同様の構造のＳＯ’Ｉ基板が形成され
る。
基体として適切な例えば０．３〜０．５μｍの厚さまで
ポリッシングする。ここで前記ｐ型Ｓｔ支持基板１１上
に熱酸化膜１１３からなる基板間ＳｉＯ■絶縁膜１３を
介して厚さ０．３〜０．５μｍのｐ型Ｓｉ素子基体１４
が積層された従来同様の構造のＳＯ’Ｉ基板が形成され
る。
第３図（ｅ）参照
次いで本発明に係る方法においては、上記ｐ型Ｓｉ素子
基体１４上に厚さ３００Ａ程度の熱酸化膜３６を１１ ？成し、次いで厚さ２００ＯＡ程度の化学気相成長（Ｃ
ＶＤ）ＳｉＯ２膜３７を形成し、次イテＣｖＤ法により
厚さ２０００Ａ程度のポリＳｉ膜３８を形成し、次いで
ＣＶＤ法により厚さ３０００人程度の燐珪酸ガラス（Ｐ
ＳＧ）膜３９を形成し、ついで通常のフォトリソグラフ
ィにより前記ｐ型Ｓｉ素子基体１４のダイシングライン
１７内ニ、■前記ＰＳＧ膜３９、ボリＳｉ膜３８、ＣＶ
Ｄ−ＳｉＯｚ膜３７、熱酸化膜３６を貫通してｐ型Ｓｉ
素子基体１４面を表出するエッチング用開孔４０を形成
する。
基体１４上に厚さ３００Ａ程度の熱酸化膜３６を１１ ？成し、次いで厚さ２００ＯＡ程度の化学気相成長（Ｃ
ＶＤ）ＳｉＯ２膜３７を形成し、次イテＣｖＤ法により
厚さ２０００Ａ程度のポリＳｉ膜３８を形成し、次いで
ＣＶＤ法により厚さ３０００人程度の燐珪酸ガラス（Ｐ
ＳＧ）膜３９を形成し、ついで通常のフォトリソグラフ
ィにより前記ｐ型Ｓｉ素子基体１４のダイシングライン
１７内ニ、■前記ＰＳＧ膜３９、ボリＳｉ膜３８、ＣＶ
Ｄ−ＳｉＯｚ膜３７、熱酸化膜３６を貫通してｐ型Ｓｉ
素子基体１４面を表出するエッチング用開孔４０を形成
する。
第３図（ｆ）参照
次いで通常の異方性のドライエッチング手段により、前
記ＰＳＧ膜３９をマスクにしてエッチング用開孔４０内
に表出する素子基体１４を選択的に除去し、次いでボリ
Ｓｉ膜３８をマスクにしてエッチング用開孔４０内に表
出せしめられた基板間ＳｉＯ。膜１３を選択的に除去し
（ここでボリＳｔ膜３８上のＰＳＧ膜３９も除去される
）、次いで上記ポリＳｉ膜３８を異方性を有する全面ド
ライエッチング手段により除去して、ＣＶＤ−Ｓｘ０２
膜３７を表出させる。この際、エッチング用開孔４０内
に表出するＳｉ支持基板１１面はエッチンｌ２ ？されて凹部４１が形成される。なおここでＳｉ素子基
体ｌ４に、下部の基板間ＳｉＯ２膜１３を貫通してＳｉ
支持基板１１内に達する溝１５が形成される。
記ＰＳＧ膜３９をマスクにしてエッチング用開孔４０内
に表出する素子基体１４を選択的に除去し、次いでボリ
Ｓｉ膜３８をマスクにしてエッチング用開孔４０内に表
出せしめられた基板間ＳｉＯ。膜１３を選択的に除去し
（ここでボリＳｔ膜３８上のＰＳＧ膜３９も除去される
）、次いで上記ポリＳｉ膜３８を異方性を有する全面ド
ライエッチング手段により除去して、ＣＶＤ−Ｓｘ０２
膜３７を表出させる。この際、エッチング用開孔４０内
に表出するＳｉ支持基板１１面はエッチンｌ２ ？されて凹部４１が形成される。なおここでＳｉ素子基
体ｌ４に、下部の基板間ＳｉＯ２膜１３を貫通してＳｉ
支持基板１１内に達する溝１５が形成される。
第３図（ｇ）参照
次いで上記基板上に、前記溝１５を完全に埋める厚さに
例えばりんドープポリＳｔ層を形成し、周知のエッチバ
ック手段によりＣＶＤ−ＳｉＯ■膜３７上のポリＳｉ層
を選択的に除去し、且つオーバエッチングを行って、前
記溝ｌ４内に選択的にＳｔ素子基体１４の上面とほぼ等
しい高さを有するりんドープポリＳｉ埋込み層１６を形
成する。
例えばりんドープポリＳｔ層を形成し、周知のエッチバ
ック手段によりＣＶＤ−ＳｉＯ■膜３７上のポリＳｉ層
を選択的に除去し、且つオーバエッチングを行って、前
記溝ｌ４内に選択的にＳｔ素子基体１４の上面とほぼ等
しい高さを有するりんドープポリＳｉ埋込み層１６を形
成する。
第３図（ｌ１）参照
次いで周知のウェット或いはドライエッチング手段によ
り上面のＣＶＤ−ＳｉＯ■膜３７とその下部の熱酸化膜
３６を除去して、本発明に係り、半導体素子が形成され
るＳｉ素子基体（ＳＯＩ基体）１４と欠陥層１２を有す
るＳｉ支持基板１１とが、この素子基体ｌ４及びその下
部の基板間ＳｉＯ■絶縁膜１３を貫通してＳｉ支持基板
１１内に達する溝１５内に埋込まれたポリＳｉ層ｌ６を
介して連通している、前記実施例に用いたの１３ と同様な本発明に係るＳＯＩ基板が完成する。
り上面のＣＶＤ−ＳｉＯ■膜３７とその下部の熱酸化膜
３６を除去して、本発明に係り、半導体素子が形成され
るＳｉ素子基体（ＳＯＩ基体）１４と欠陥層１２を有す
るＳｉ支持基板１１とが、この素子基体ｌ４及びその下
部の基板間ＳｉＯ■絶縁膜１３を貫通してＳｉ支持基板
１１内に達する溝１５内に埋込まれたポリＳｉ層ｌ６を
介して連通している、前記実施例に用いたの１３ と同様な本発明に係るＳＯＩ基板が完成する。
そして以後、上記ＳＯＩ基板のＳｉ素子基体上に通常の
製造プロセスに従って第２図に示したように、メモリ素
子、トランジスタ等の半導体素子の形成がなされるが、
この際プロセス中に侵入する汚染物質は、前述したよう
に支持基板に達する溝内のポリＳｉ層を介して支持基板
内へ移動し、そこに形成されている欠陥にトラップされ
て不動態化され、素子基体内はクリーン化されるので、
この素子基体内に形成される半導体素子の汚染物質によ
る接合リーク等の性能劣化は防止される。そして前述し
たようにＤＲＡＭにおいては、リテンションタイムが従
来の３倍以上になるという効果を生ずる。
製造プロセスに従って第２図に示したように、メモリ素
子、トランジスタ等の半導体素子の形成がなされるが、
この際プロセス中に侵入する汚染物質は、前述したよう
に支持基板に達する溝内のポリＳｉ層を介して支持基板
内へ移動し、そこに形成されている欠陥にトラップされ
て不動態化され、素子基体内はクリーン化されるので、
この素子基体内に形成される半導体素子の汚染物質によ
る接合リーク等の性能劣化は防止される。そして前述し
たようにＤＲＡＭにおいては、リテンションタイムが従
来の３倍以上になるという効果を生ずる。
なお本発明に係るＳＯＩ基板を形成する際に用いるＳＯ
Ｉ基体（素子基体）の形成方法は、上記実施例に用いた
２枚の基板の貼り合わせる方法に限られるものではなく
、基板間絶縁膜上に形成したポリＳｔ層をレーザ照射に
より再結晶化する方法や、ＳＩＭＯＸ法によって形成し
て勿論さしつかえなｌ４ い。
Ｉ基体（素子基体）の形成方法は、上記実施例に用いた
２枚の基板の貼り合わせる方法に限られるものではなく
、基板間絶縁膜上に形成したポリＳｔ層をレーザ照射に
より再結晶化する方法や、ＳＩＭＯＸ法によって形成し
て勿論さしつかえなｌ４ い。
また欠陥層は支持基板の全域ではな《て一部のみに形成
され、前記貫通溝内の埋込みポリＳｉ層が欠陥層に達し
ない構造であっても、前記同様の効果が得られる。
され、前記貫通溝内の埋込みポリＳｉ層が欠陥層に達し
ない構造であっても、前記同様の効果が得られる。
また前記半導体装置及びＳＯＩ基板の形成方法の実施例
においては、ダイシングラインに形成するポリＳｉ層が
埋込まれる溝の本数を、図示を容易にするために１〜２
本で説明したが、実際のＳＯＩ構造半導体装置における
上記溝の本数は、ダイシングライン内に１μｍ程度の幅
で数本〜数十本形成される。
においては、ダイシングラインに形成するポリＳｉ層が
埋込まれる溝の本数を、図示を容易にするために１〜２
本で説明したが、実際のＳＯＩ構造半導体装置における
上記溝の本数は、ダイシングライン内に１μｍ程度の幅
で数本〜数十本形成される。
更にまた実施例においては、素子基体と支持基板との接
続に溝を用いたが、この接続は穴を用いて行ってもよく
、その接続部はダイシングライン内に限らず、チップ領
域内で行っても勿論さしつかえはない。
続に溝を用いたが、この接続は穴を用いて行ってもよく
、その接続部はダイシングライン内に限らず、チップ領
域内で行っても勿論さしつかえはない。
以上説明のように本発明によればＳＯＩ構造の１
５
半導体装置のプロセス汚染による接合リーク等の性能劣
化か防止されるので、本発明は特に高集積化されること
によって電荷の蓄積容量が小さくなるＤＲＡＭやＣＯＤ
等の性能及び信頼性向上に有効である。
化か防止されるので、本発明は特に高集積化されること
によって電荷の蓄積容量が小さくなるＤＲＡＭやＣＯＤ
等の性能及び信頼性向上に有効である。
第１図は本発明の原理説明図、
第２図はＤＲＡＭにおける本発明の一実施例の模式図で
、ｆａ）は平面図、（ｂ）はＡ−Ａ矢視断面図、第３図
（ａ）〜（ｈｊは本発明に係るＳＯＩ基板の形成方法の
一実施例の工程断面図 である。 図において、 ■は半導体支持基板、 ２は欠陥層 ３は絶縁層、 ４はＳＯＩ基体 ５は穴若しくは溝、 ｌ ６ ６は埋込み半導体層 を示す。 ｌ ７ ’−ｙ−−ノ
、ｆａ）は平面図、（ｂ）はＡ−Ａ矢視断面図、第３図
（ａ）〜（ｈｊは本発明に係るＳＯＩ基板の形成方法の
一実施例の工程断面図 である。 図において、 ■は半導体支持基板、 ２は欠陥層 ３は絶縁層、 ４はＳＯＩ基体 ５は穴若しくは溝、 ｌ ６ ６は埋込み半導体層 を示す。 ｌ ７ ’−ｙ−−ノ
Claims (1)
- 【特許請求の範囲】 １、欠陥層（２）の形成された半導体からなる支持基板
（１）と、 該支持基板（１）上に形成された絶縁層（３）と、該絶
縁層上に設けられた半導体からなるＳＯＩ基体（４）と
、 該ＳＯＩ基体（４）及び該絶縁層（３）を貫通し該支持
基板（１）内に達する穴若しくは溝（５）と、該穴若し
くは溝（５）内に充填された半導体層（６）とを有し、 該ＳＯＩ基体（４）に半導体素子が形成されてなること
を特徴とする半導体装置。 ２、前記穴若しくは溝がダイシングラインに形成される
ことを特徴とする請求項（１）記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110090A JPH03214773A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110090A JPH03214773A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214773A true JPH03214773A (ja) | 1991-09-19 |
Family
ID=11768591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110090A Pending JPH03214773A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214773A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723895A (en) * | 1995-12-14 | 1998-03-03 | Nec Corporation | Field effect transistor formed in semiconductor region surrounded by insulating film |
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
| JP2005175151A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | Ｓｏｉウェハとその製造方法およびそのｓｏｉウェハを用いた半導体装置の製造方法 |
-
1990
- 1990-01-19 JP JP1110090A patent/JPH03214773A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
| US5723895A (en) * | 1995-12-14 | 1998-03-03 | Nec Corporation | Field effect transistor formed in semiconductor region surrounded by insulating film |
| JP2005175151A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | Ｓｏｉウェハとその製造方法およびそのｓｏｉウェハを用いた半導体装置の製造方法 |
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