JPS6047667B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6047667B2 JPS6047667B2 JP56016807A JP1680781A JPS6047667B2 JP S6047667 B2 JPS6047667 B2 JP S6047667B2 JP 56016807 A JP56016807 A JP 56016807A JP 1680781 A JP1680781 A JP 1680781A JP S6047667 B2 JPS6047667 B2 JP S6047667B2
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- voltage
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- bias
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は高速な読み出し速度を有するバイポーラ型の記
憶装置に関するものである。
憶装置に関するものである。
従来の高速の読み出し速度を有するバイポーラ型のメモ
リセルは、第１図のように、トランジスタ１、２を飽和
させないために負荷抵抗３、４に・ ・ −・、 ・
一 一 、 一°巾れ”ｌ↓−りヨ Ｇｆ−糾カロオろ
−このクランプ用ダイオードとしては、ＰＮダイオード
とシヨトキダイオードが提案されているがクランプ電圧
をＯ、４Ｖ程度におさえる必要があり、このため一般的
にはシヨトキバリアダイオードが用いられて来た。
リセルは、第１図のように、トランジスタ１、２を飽和
させないために負荷抵抗３、４に・ ・ −・、 ・
一 一 、 一°巾れ”ｌ↓−りヨ Ｇｆ−糾カロオろ
−このクランプ用ダイオードとしては、ＰＮダイオード
とシヨトキダイオードが提案されているがクランプ電圧
をＯ、４Ｖ程度におさえる必要があり、このため一般的
にはシヨトキバリアダイオードが用いられて来た。
しかし、、シヨトキバリアダイオードを微細化しようと
すると、半導体基板に起因する直列抵抗成分が無視し得
なくなり、このＩＲ電圧降下によつてクランプ電圧が上
つてしまう。この結果、クランプダイオードを付けたに
もかか”わらずトランジスタの飽和が起こり、高速書き
込み読み出しに必要なだけの電流を記憶セルに流せない
と言う問題があつた。本発明はこれらの問題を解決する
ため、クランプダイオードバイアス用のワード線と負荷
バイア ス用のワード線を導入し、２本のワード線に所
望の電圧差を印加することにより、微細なシヨトキダィ
オードやＰＮダイオード等のクランプ電圧の高いダイオ
ードを用いてトランジスタを飽和させずに高速読み出し
／書き込みを行うようにしたもｏのである。
すると、半導体基板に起因する直列抵抗成分が無視し得
なくなり、このＩＲ電圧降下によつてクランプ電圧が上
つてしまう。この結果、クランプダイオードを付けたに
もかか”わらずトランジスタの飽和が起こり、高速書き
込み読み出しに必要なだけの電流を記憶セルに流せない
と言う問題があつた。本発明はこれらの問題を解決する
ため、クランプダイオードバイアス用のワード線と負荷
バイア ス用のワード線を導入し、２本のワード線に所
望の電圧差を印加することにより、微細なシヨトキダィ
オードやＰＮダイオード等のクランプ電圧の高いダイオ
ードを用いてトランジスタを飽和させずに高速読み出し
／書き込みを行うようにしたもｏのである。
第２図は本発明の実施例であつて、１１は選択状態の記
憶セル、１２はワード線駆動回路、１３はダイオードバ
イアス用のワード線ＷＤ）１４は負荷バイアス用のワー
ド線ＷＲ） １５は保持電流’５源、１６は読み出し書
き込み選択回路である。
憶セル、１２はワード線駆動回路、１３はダイオードバ
イアス用のワード線ＷＤ）１４は負荷バイアス用のワー
ド線ＷＲ） １５は保持電流’５源、１６は読み出し書
き込み選択回路である。
記憶セル１１は、トランジスタ１，２を有するエミッタ
結合型の記憶セルであつて、その負荷抵抗３，４は、一
端がトランジスタ１，２のコレクタに接続され、他端が
負荷バイアス用のワード線１４に接続され、クランプダ
イオード５，６の一端が負荷抵抗とトランジスタの接続
点に、他端がダイオードバイアス用のワード線１３に接
続されている。即ち、従来のワード１線８が２本設けら
れたような構成となつている。トランジスタ１，２の第
１のエミッタは共通にワード（７に接続され、ワード（
７は保持電流源１５に接続されている。トランジスタ１
および２のそれぞれの第２のエミッタはビット線９およ
び１０にそれぞれ接続され、各ビット線は読み出し書き
込み選択回路１６に接続されている。また、ダイオード
バイアス用のワード線１３および負荷バイアス用のワー
ド線１４はワード線駆動回路１２に接続され、そのワー
ド線駆動回路１２は両ワード線１３，１４間に一定の電
圧差を供給し得るよう構成されている。このような回路
の場合、選択セルのオン側ベース電位■８。
結合型の記憶セルであつて、その負荷抵抗３，４は、一
端がトランジスタ１，２のコレクタに接続され、他端が
負荷バイアス用のワード線１４に接続され、クランプダ
イオード５，６の一端が負荷抵抗とトランジスタの接続
点に、他端がダイオードバイアス用のワード線１３に接
続されている。即ち、従来のワード１線８が２本設けら
れたような構成となつている。トランジスタ１，２の第
１のエミッタは共通にワード（７に接続され、ワード（
７は保持電流源１５に接続されている。トランジスタ１
および２のそれぞれの第２のエミッタはビット線９およ
び１０にそれぞれ接続され、各ビット線は読み出し書き
込み選択回路１６に接続されている。また、ダイオード
バイアス用のワード線１３および負荷バイアス用のワー
ド線１４はワード線駆動回路１２に接続され、そのワー
ド線駆動回路１２は両ワード線１３，１４間に一定の電
圧差を供給し得るよう構成されている。このような回路
の場合、選択セルのオン側ベース電位■８。
、、オフ側ベース電位■８。ＰＦは各々となる。ここに
Ｖｃはコレクタ電圧、ＶＷ！Ｎはワード線駆動回路１２
への入力電圧、ＶＢＥはこの駆動３回路中のトランジス
タのベース●エミッタ間電圧、■Δｗは２本のワード４
線１３，１４間の電圧、ＩＲ／Ｗは書き込み読み出し電
流、βはトランジスタの増幅率、ＲＬは記憶セル１１内
の負荷抵抗３，４の値である。又■Ｄはクランプダイオ
３ードのクランプ電圧でほぼとみなせる。
Ｖｃはコレクタ電圧、ＶＷ！Ｎはワード線駆動回路１２
への入力電圧、ＶＢＥはこの駆動３回路中のトランジス
タのベース●エミッタ間電圧、■Δｗは２本のワード４
線１３，１４間の電圧、ＩＲ／Ｗは書き込み読み出し電
流、βはトランジスタの増幅率、ＲＬは記憶セル１１内
の負荷抵抗３，４の値である。又■Ｄはクランプダイオ
３ードのクランプ電圧でほぼとみなせる。
ここでしはダイオードの飽和電流である。トランジスタ
が飽和に入らないための条件は、コレクタの寄生抵抗に
よつても異るが大略と言われている。
が飽和に入らないための条件は、コレクタの寄生抵抗に
よつても異るが大略と言われている。
又第２図のようなセル構成の場 − −ーーー ・
一ー・・ ▼Ｋ）Ｋ：ー
１０１である。従つて（１）〜（６
）式を連立すると、となる。従つてとなるＹうに■・と
■Δ・を設計すればトランジフタを飽和させることなく
、高速読み出し書き込みを行うに充分なＩＲ／Ｗを流せ
ることになる。
一ー・・ ▼Ｋ）Ｋ：ー
１０１である。従つて（１）〜（６
）式を連立すると、となる。従つてとなるＹうに■・と
■Δ・を設計すればトランジフタを飽和させることなく
、高速読み出し書き込みを行うに充分なＩＲ／Ｗを流せ
ることになる。
又、この方式によれば、クランプ用ダイオードとしてど
のような小さな飽和電流（従つてクランプ電圧の高い）
ダイオードを用いることも可能となるからシヨトキダイ
オードより歩留り、安定性、信頼度の高いＰＮダイオー
ドを用いることが・可能となる。この場合 ・
一 ▼＆）Ｋ−
覧υ′となり又、第２図のような回路の
場合、となるからＶＢＥ＆０．８Ｖの場合には、Ｒｖｖ
，ＲＨ，Ｒ２，Ｒｌ等の抵抗比をとなるように設計すれ
ば本発明記憶装置を安定に動作させることが可能となる
。
のような小さな飽和電流（従つてクランプ電圧の高い）
ダイオードを用いることも可能となるからシヨトキダイ
オードより歩留り、安定性、信頼度の高いＰＮダイオー
ドを用いることが・可能となる。この場合 ・
一 ▼＆）Ｋ−
覧υ′となり又、第２図のような回路の
場合、となるからＶＢＥ＆０．８Ｖの場合には、Ｒｖｖ
，ＲＨ，Ｒ２，Ｒｌ等の抵抗比をとなるように設計すれ
ば本発明記憶装置を安定に動作させることが可能となる
。
この回路で読み出しを行うには読み出し書き込み選択回
路６の制御電圧Ｖｒｅｆｌ，Ｖｒｅｆ２としてを印加す
れば■０ＵＴ１，■０ＶＴ２のいずれかの電圧の高低の
形で記憶内容が読み出せ、又書き込みを行う場合は書き
込みたい側の■Ｒｅｆｌ又はＶｒｅｆ２をとすれば良い
。
路６の制御電圧Ｖｒｅｆｌ，Ｖｒｅｆ２としてを印加す
れば■０ＵＴ１，■０ＶＴ２のいずれかの電圧の高低の
形で記憶内容が読み出せ、又書き込みを行う場合は書き
込みたい側の■Ｒｅｆｌ又はＶｒｅｆ２をとすれば良い
。
ＶＢＯＮ，■８。１は各々（１），（２）式である。
以上説明したように、任意のクランプ電圧を持つたダイ
オードを用いてエミッタ結合型のバイポーラ記憶セルを
非飽和で動作させることができるので、集積度の高い、
高速読み出し書き込みが可圭になる。
オードを用いてエミッタ結合型のバイポーラ記憶セルを
非飽和で動作させることができるので、集積度の高い、
高速読み出し書き込みが可圭になる。
又ＰＮダイオードをクランプ用ダイオードとしＣ用いる
場合には、さらに製作工程の減少、特性Ｄ安定化、歩留
り、向上等の利点が出てくる。
場合には、さらに製作工程の減少、特性Ｄ安定化、歩留
り、向上等の利点が出てくる。
第１図は従来のエミッタ結合型記憶セル、第２図は本発
明の一実施例である。 １１・・・・・・本発明の記憶セル、１２・・・・・・
ワード線駆動回路、１３・・・・・・ダイオ―ドバイア
ス用のワード線、１４・・・・・・負荷バイアス用のワ
ード線、１５・・・保持電流源、１６・・・・・・読み
出し書き込み選択回路。
明の一実施例である。 １１・・・・・・本発明の記憶セル、１２・・・・・・
ワード線駆動回路、１３・・・・・・ダイオ―ドバイア
ス用のワード線、１４・・・・・・負荷バイアス用のワ
ード線、１５・・・保持電流源、１６・・・・・・読み
出し書き込み選択回路。
Claims (1)
- 【特許請求の範囲】 １ クランプ用ダイオードでクランプされた負荷を有す
るエミッタ結合型のバイポーラメモリセルを備えた記憶
装置において、負荷バイアス用のワード線とクランプダ
イオードバイアス用ワード線の２本のワード■線を設け
、クランプダイオードバイアス用ワード線に前記クラン
プ用ダイオードを接続し、負荷バイアス用のワード線に
前記負荷を接続し、かつ、前記２本のワード■線は、常
に所望の電圧差を維持しうるワード線駆動回路に接続さ
れたことを特徴とする記憶装置。 ２ ２本のワード線間電圧ＶΔ＿Ｗと、クランプダイオ
ードのクランプ電圧Ｖ＿Ｄと、バイポーラメモリセルを
構成するトランジスタのベースエミッタ間電圧Ｖ＿Ｂ＿
Ｅとの関係がＶ＿Ｂ＿Ｅ−Ｖ＿Ｄ＋ＶΔ＿Ｗ＞０．２＿
Ｖとなるように上記各電圧を設定したことを特徴とする
特許請求の範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016807A JPS6047667B2 (ja) | 1981-02-09 | 1981-02-09 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016807A JPS6047667B2 (ja) | 1981-02-09 | 1981-02-09 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57133585A JPS57133585A (en) | 1982-08-18 |
| JPS6047667B2 true JPS6047667B2 (ja) | 1985-10-23 |
Family
ID=11926415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56016807A Expired JPS6047667B2 (ja) | 1981-02-09 | 1981-02-09 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047667B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184694A (ja) * | 1986-02-07 | 1987-08-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| GB2189954B (en) * | 1986-04-30 | 1989-12-20 | Plessey Co Plc | Improvements relating to memory cell devices |
| US5016214A (en) * | 1987-01-14 | 1991-05-14 | Fairchild Semiconductor Corporation | Memory cell with separate read and write paths and clamping transistors |
-
1981
- 1981-02-09 JP JP56016807A patent/JPS6047667B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57133585A (en) | 1982-08-18 |
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