JPH0362396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0362396A JPH0362396A JP1196587A JP19658789A JPH0362396A JP H0362396 A JPH0362396 A JP H0362396A JP 1196587 A JP1196587 A JP 1196587A JP 19658789 A JP19658789 A JP 19658789A JP H0362396 A JPH0362396 A JP H0362396A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
半導体記憶装置に係り、特にバイポーラ半導体記憶装置
に関する。
に関する。
半導体記憶装置ではメモリセルの高集積化に伴い、ビッ
ト線につながるメモリセルが増加し、ビット線の負荷が
重くなる傾向にある。このため、アクセス時間の高速化
のためにビット線の高速駆動が重要になってきている。 従来から、ビット線の高速駆動の方法として、ビット線
につながるメモリセルを増加しないこと、或いはビット
線駆動電流を増大する方法がある。 しかし、前者はセルアレイ及びビット線廃動回路の多分
割化を要し、消費電力とチップ面積の増加を招くため後
者の方法が望ましい。 しかしこの場合も、大きなビット線駆動電流が全てメモ
リセルに供給されると、メモリセルの記憶内容の保護に
支障を招く。 この問題を対策した従来の方法として、特開昭５８−４
５６８７に記載のように、バイパス回路を設ける方法が
ある。この方法ではメモリセルには従来の電流を供給し
、他はバイパス回路に分流させ、メモリセルの動作安定
を確保したままビット線駆動電流の増大を図りビット線
の高速開動を達成している。 上記従来例を第８図を用いて説明する。Ｍｌｌ、Ｍ２１
はメモリセルで、ワード線Ｗ１とビット線ＢＬＩＯ，Ｂ
ＬＩＩが接続されている。ＱＲＩＯとＱＲＩＩはリード
ライトコントロール用トランジスタでありコレクタがセ
ンス線ＳＬＯ，ＳＬＩに、エミッタがビット線ＢＬＩＯ
，ＢＬ１１に、ベースがリードライトコントロール用信
号線ｖＷＣｏ、ＶＷＣＩに各々接続されている。 ＢＰＩはバイパス回路でありベースが抵抗Ｒ１０、Ｒ１
１の一端に各々接続されたバイパストランジスタＱＢＰ
ＩＯ，ＱＢＰＩＩが上記トランジスタＱＲＩＯ，ＱＲＩ
Ｉに各々並列に接続され、上記抵抗の他端は基準電位線
ＶＲに接続されている。該バイパストランジスタＱＢＰ
ＩＯ，ＱＢＰｌｌはセルトランジスタ例えばＱＭＯ，Ｑ
ＭＩと同一デイメンジョンに、該抵抗はセル負荷抵抗と
同−或いはそれ以上のインピーダンスに選ばれる。 また、該基準電位線ＶＲは選択されたワード線電位と同
一の電位に駆動される。 この回路構成において読出し状態では、Ｙｌが選択の場
合ビット線駆動電流ＩＲＱ、ＩＲＩの内、セルオン（Ｏ
ｎ）側は一部はメモリセルに他の一部はバイパス回路に
流れる。また、セルオフ（Ｏｆｆ）側はリードライトコ
ントロール用トランジスタＱＲＩＯまたはＱＲＩＩとバ
イパス回路に分流してセンス回路ＳＡに流れる。従って
、メモリセルに流れる電流を従来と変えずに、ビット線
能動電流を従来の２倍に増大することができ、ビット線
の高速邪動に有効である。
ト線につながるメモリセルが増加し、ビット線の負荷が
重くなる傾向にある。このため、アクセス時間の高速化
のためにビット線の高速駆動が重要になってきている。 従来から、ビット線の高速駆動の方法として、ビット線
につながるメモリセルを増加しないこと、或いはビット
線駆動電流を増大する方法がある。 しかし、前者はセルアレイ及びビット線廃動回路の多分
割化を要し、消費電力とチップ面積の増加を招くため後
者の方法が望ましい。 しかしこの場合も、大きなビット線駆動電流が全てメモ
リセルに供給されると、メモリセルの記憶内容の保護に
支障を招く。 この問題を対策した従来の方法として、特開昭５８−４
５６８７に記載のように、バイパス回路を設ける方法が
ある。この方法ではメモリセルには従来の電流を供給し
、他はバイパス回路に分流させ、メモリセルの動作安定
を確保したままビット線駆動電流の増大を図りビット線
の高速開動を達成している。 上記従来例を第８図を用いて説明する。Ｍｌｌ、Ｍ２１
はメモリセルで、ワード線Ｗ１とビット線ＢＬＩＯ，Ｂ
ＬＩＩが接続されている。ＱＲＩＯとＱＲＩＩはリード
ライトコントロール用トランジスタでありコレクタがセ
ンス線ＳＬＯ，ＳＬＩに、エミッタがビット線ＢＬＩＯ
，ＢＬ１１に、ベースがリードライトコントロール用信
号線ｖＷＣｏ、ＶＷＣＩに各々接続されている。 ＢＰＩはバイパス回路でありベースが抵抗Ｒ１０、Ｒ１
１の一端に各々接続されたバイパストランジスタＱＢＰ
ＩＯ，ＱＢＰＩＩが上記トランジスタＱＲＩＯ，ＱＲＩ
Ｉに各々並列に接続され、上記抵抗の他端は基準電位線
ＶＲに接続されている。該バイパストランジスタＱＢＰ
ＩＯ，ＱＢＰｌｌはセルトランジスタ例えばＱＭＯ，Ｑ
ＭＩと同一デイメンジョンに、該抵抗はセル負荷抵抗と
同−或いはそれ以上のインピーダンスに選ばれる。 また、該基準電位線ＶＲは選択されたワード線電位と同
一の電位に駆動される。 この回路構成において読出し状態では、Ｙｌが選択の場
合ビット線駆動電流ＩＲＱ、ＩＲＩの内、セルオン（Ｏ
ｎ）側は一部はメモリセルに他の一部はバイパス回路に
流れる。また、セルオフ（Ｏｆｆ）側はリードライトコ
ントロール用トランジスタＱＲＩＯまたはＱＲＩＩとバ
イパス回路に分流してセンス回路ＳＡに流れる。従って
、メモリセルに流れる電流を従来と変えずに、ビット線
能動電流を従来の２倍に増大することができ、ビット線
の高速邪動に有効である。
しかし、この回路構成では、バイパス回路に分流した電
流をセンス回路ＳＡに流す構成になっているため、セン
ス線ＳＬＯとＳＬＩに流れ゛る電流の差はメモリセルに
流れた電流値と同一となる。 このため、ビット線能動電流を従来の２倍に増大できて
いるにもかかわらず、センスＩＲ８ＬＯとＳＬｌに流れ
る電流の差は従来と同一であるためセンス回路の高速化
に結び付いていない。 また、選択されたワード線電位、例えばＷｌの電位とバ
イパス回路の基準電位ＶＲ電位との電位差がＯ，ＩＶ程
度でも生じると、メモリセルに流れる電流は約３０％増
減するためメモリセルの記憶内容の保護が難しい。また
、メモリセルとバイパス回路に分流する電流の比は１対
１に固定されているので、ビット線駆動電流を増大でき
るのは従来の２倍が限度となる。 本発明は、上述の如き従来例の問題点を解決し。 センス回路の高速化をはかり、記憶装置のアクセス時間
の高速化をはかることを目的としてなされたものである
。
流をセンス回路ＳＡに流す構成になっているため、セン
ス線ＳＬＯとＳＬＩに流れ゛る電流の差はメモリセルに
流れた電流値と同一となる。 このため、ビット線能動電流を従来の２倍に増大できて
いるにもかかわらず、センスＩＲ８ＬＯとＳＬｌに流れ
る電流の差は従来と同一であるためセンス回路の高速化
に結び付いていない。 また、選択されたワード線電位、例えばＷｌの電位とバ
イパス回路の基準電位ＶＲ電位との電位差がＯ，ＩＶ程
度でも生じると、メモリセルに流れる電流は約３０％増
減するためメモリセルの記憶内容の保護が難しい。また
、メモリセルとバイパス回路に分流する電流の比は１対
１に固定されているので、ビット線駆動電流を増大でき
るのは従来の２倍が限度となる。 本発明は、上述の如き従来例の問題点を解決し。 センス回路の高速化をはかり、記憶装置のアクセス時間
の高速化をはかることを目的としてなされたものである
。
本発明は、バイパス回路に分流したビット線駆動電流を
センス線に流さない構成とし、且つビット線対の内、高
電位側のビット線を駆動するバイパストランジスタのベ
ース電位は高電位に、低電位側のビット線を駆動するバ
イパストランジスタのベース電位は低電位に制御したこ
とを特徴としている。また、バイパス電流が流れるバイ
パストランジスタのエミッタとコレクタ（或いはいずれ
か一方）に抵抗を付加したことを特徴としている。 また、バイパストランジスタのエミッタサイズを分流比
に応じ、大きく（或いは小さく）したことを特徴として
いる。
センス線に流さない構成とし、且つビット線対の内、高
電位側のビット線を駆動するバイパストランジスタのベ
ース電位は高電位に、低電位側のビット線を駆動するバ
イパストランジスタのベース電位は低電位に制御したこ
とを特徴としている。また、バイパス電流が流れるバイ
パストランジスタのエミッタとコレクタ（或いはいずれ
か一方）に抵抗を付加したことを特徴としている。 また、バイパストランジスタのエミッタサイズを分流比
に応じ、大きく（或いは小さく）したことを特徴として
いる。
本発明によれば、バイパス回路に分流したビット線駆動
電流がセンス線に流れないのでセル。ｎ側のセンス線に
はビット線能動電流が流れず、セルｏｆｆ側のセンス線
にはリードライトコントロール用トランジスタを通して
ビット線能動電流が全て流れる。従って、センスに必要
なセンス線ＳＬＯとＳＬＩに流れる電流の差は従来より
大きくなるのでセンス回路の高速化が可能となる。 また、上記バイパストランジスタのエミッタとコレクタ
（或いはいずれか一方）に抵抗を付加することにより、
選択されたワード線電位とバイパス回路の基準電位線Ｖ
Ｒの電位との電位差の変動に対する、メモリセルとバイ
パス回路に分流する電流の変化の感度を下げる。この結
果、メモリセル電流の変動が低減され、記憶内容の保護
に有効である。 また、バイパストランジスタのエミッタサイズをメモリ
セルトランジスタのエミッタサイズより分流比倍大きく
することにより、メモリセルには従来と同じ大きさの電
流しか流さずに、ビット線寵動電流を従来の分流比倍に
増大できるので、ビット線及び、センス回路の高速能動
が可能になる。
電流がセンス線に流れないのでセル。ｎ側のセンス線に
はビット線能動電流が流れず、セルｏｆｆ側のセンス線
にはリードライトコントロール用トランジスタを通して
ビット線能動電流が全て流れる。従って、センスに必要
なセンス線ＳＬＯとＳＬＩに流れる電流の差は従来より
大きくなるのでセンス回路の高速化が可能となる。 また、上記バイパストランジスタのエミッタとコレクタ
（或いはいずれか一方）に抵抗を付加することにより、
選択されたワード線電位とバイパス回路の基準電位線Ｖ
Ｒの電位との電位差の変動に対する、メモリセルとバイ
パス回路に分流する電流の変化の感度を下げる。この結
果、メモリセル電流の変動が低減され、記憶内容の保護
に有効である。 また、バイパストランジスタのエミッタサイズをメモリ
セルトランジスタのエミッタサイズより分流比倍大きく
することにより、メモリセルには従来と同じ大きさの電
流しか流さずに、ビット線寵動電流を従来の分流比倍に
増大できるので、ビット線及び、センス回路の高速能動
が可能になる。
本発明による実施例を第１図を用いて説明する。
第１図の回路構成は第８図に示す従来の回路構成と比べ
、バイパス回路の構成のみが異なる。 本発明によるバイパス回路ＮＢＰＩは、ベースがビット
線ＢＬＩＯに接続されたトランジスタＱＣＩＯと、ベー
スがビット線ＢＬＩＩに接続されたＱＣＩＩの各々のエ
ミッタが共通に電流源ＩＣに接続されたカレントスイッ
チを持っている。また、ＱＣｌｏのコレクタが抵抗ＲＩ
Ｏに、ＱＣｌｌのコレクタが抵抗Ｒ１１に接続され、各
々の抵抗の他端は基準電位線ＶＲに接続されている。ま
た、エミッタがビット線ＢＬＩＯに接続され、ビット線
ＢＬＩＯに流れるビット線駆動電流をバイパスするため
の、バイパストランジスタＱＢＰＩＯのベースがＱＣＩ
Ｉのコレクタに接続されている。 一方、エミッタがビット線ＢＬＩＩに接続され、ビット
線ＢＬＩＩに流れるビット線間動電流をバイパスするた
めのバイパストランジスタＱＢＰ１１のベースがＱＣｌ
ｏのコレクタに接続されている。 さらに、ＱＢＰＩＯとＱＢＰＩＩのコレクタは従来回路
と異なり、センス線に接続されずグランドに接続されて
いる。また、ＱＷは書込み制御用トランジスタであり書
込み時にＱＢＰＩＯとＱＢＰＩＩのベース電位を両方高
くするためにある。 この回路構成において読出し状態では、例えばワード線
Ｗｌ、及びビット線選択信号線Ｙ１が選択で、メモリセ
ルＭｌｌのトランジスタＱＭＯがｏｎとすると、この時
の電位関係はビット線ＢＬ１０の方がビット線ＢＬＩ
１より電位が高く、また、書込み制御用トランジスタＱ
Ｗのベース電位が両ビット線電位より低い設定であるた
め、バイパス回路のトランジスタＱＣ１０がｏｎとなり
、バイパストランジスタＱＰＢ １１のベース電位が低
下する。 このため、リードライトコントロール用トランジスタＱ
ＲＩＯ及びＱＲｌｌのベース電位ＶＷＣＯ及びＶＷＣｌ
は、メモリセルトランジスタＱＭＯ及びバイパストラン
ジスタＱＢＰＩＯのベース電位より低く、一方、メモリ
セルトランジスタＱＭ１及びバイパストランジスタＱＢ
ＰＩＩのベース電位より高い電位関係となる。 この結果、ビット線廃動電流ＩＲＱは、一部はメモリセ
ルに他の一部はバイパストランジスタＱＰＢ１．Ｏに流
れ、センスＩ！ｓＬｏに流れない。−方、ビット線廃動
電流ＩＲＩは、リードライトコントロール用トランジス
タＱＲＩＩを通して全てセンス線ＳＬＩに流れる。この
ように、センスに必要なセンス線ＳＬＯとＳＬＩに流れ
る電流差は従来より大きくなるのでセンス回路の高速化
が可能となる。 次に書込み動作を説明する。 上記読出し状態の電位関係において、リードライトコン
トロール用トランジスタＱＲＩＯのベース電位ｖｗｃｏ
をメモリセルトランジスタＱＭＯのベース電位より高く
し、同時にバイパス回路の書込み制御用トランジスタＱ
Ｗのベースｔ 位ＶＷを両ビット線電位より高くする。 この結果、トランジスタＱＭＯ及びＱＣｌｏはｏ ｆ
ｆ Ｌ、、メモリセルトランジスタＱＭＩ及びバイパス
トランジスタＱＰＢ １１のベース電位が高くなり、ビ
ット線陳動電流ＩＲＩがトランジスタＱＭＩとＱＰＢＩ
Ｉから分流することになり、情報が書き換わる。 このように、書込み時もビット線駆動電流がメモリセル
とバイパス回路に分流するので、メモリセルに過大な電
流が流れず安定な書込みが可能である。書込み後、書込
み制御用トランジスタＱＷのベース電位ＶＷが元の読出
し時の電位になると、両ビット線の内、ＢＬｌｌの電位
の方がＢＬＩＯの電位より高いのでトランジスタＱＣＩ
ＯがＯｆｆでトランジスタＱＣ１１がＯｎとなり、バイ
パストランジスタＱＰＢ１０のベース電位がリードライ
トコントロール用トランジスタＱＲＩＯのベース電位ｖ
ｗｃｏより低くなる。この結果、ビット線暉動電流ＩＲ
Ｑは全てトランジスタＱＲＩＯを通してセンス線ＳＬＯ
に流れ、書込み後の情報が読出される。 以上、ビット線駆動電流を一方のセンス線には全て流し
、他方のセンス線には全く流さない回路構成にすること
でセンスに必要なセンス線ｓＬ。 とＳＬＩに流れる電流の差は従来より大きくなるのでセ
ンス回路の高速化が可能となる。 次に別の実施例を第２図を用いて説明する。 第２図の回路構成は第１図の実施例とほとんど同じであ
り、第１図では書込み制御用トランジスタを１つ備えて
いるのに対し、第２図では書込み制御用トランジスタＱ
Ｗ１０とＱＷＩＩの２つを備えていることが異なる。Ｑ
ＷｌｏはＱＣＩＩと並列に、また、ＱＷＩＩはＱＣｌｏ
と並列に接続され、カレントスイッチを形成している。 この回路構成において読出し状態では、ＱＷＩＯとＱＷ
ＩＩのベース電位は両ビット線電位より低く設定され、
読出し動作は第１図の実施例で説明の動作と全く同じで
ある。一方、書込み動作は例えばメモリセルＭｌｌのト
ランジスタＱＭＯがｏｎであるとすると、リードライト
コントロール用トランジスタＱＲＩＯのベース電位ｖｗ
ｃｏをメモリセルトランジスタＱＭＯのベース電位より
高くし、同時にバイパス回路の書込み制御用トランジス
タＱＷ１．１のベース電位ｖＷＯを両ビット線電位より
高くする。 この結果、情報は書き換わり、また、電流源ＩＣの電流
がトランジスタＱＷ１１を通して抵抗Ｒ１０し４即流れ
、バイパストランジスタＱＰＢ １０のベース電位がリ
ードライトコントロール用トランジスタＱＲ１０のベー
ス電位ｖｗｃｏより低くなる。従って、第１図の実施例
の場合より書込み動作が高速に行なわれる。 次に第３図を用いて、メモリセルの情報を安定に読出す
ために、メモリセルとバイパス回路に分流して流れる電
流の比を補償するのに好適な実施例を説明する。 第３図のバイパス回路ＮＢＰＩは第１図のバイパス回路
を基にしており、抵抗ＲＩＯ及びＲ１１と、基準電位線
ＶＲとの間に抵抗ＲＦＩＯ及びＲＦｌｌを各々挿入し、
抵抗ＲＩＯとＲＦＩＯの接続点、及び抵抗Ｒ１１とＲＦ
ＩＩの接続点にバイパストランジスタＱＢＰＩＯ及びＱ
ＢＰＩＩのコレクタを各々接続している。また、バイパ
ストランジスタＱＢＰＩＯ及びＱＢＰＩＩのエミッタと
ビット線ＢＬＩＯ及びＢＬＩ １の間に抵抗ＲＥＩＯ及
びＲＥＩＩを各々挿入した回路構成になっている。 ＲＥＩＩは第４図に示すように１選択されたワード線電
位とバイパス回路の基準電位線ＶＲの電位との電位差に
対する、メモリセルとバイパス回路に分流する電流の変
化を小さくする効果がある。 従って、本発明の場合、メモリセルに流れる電流を許容
範囲内にするには上記電位差の変動をＶ２で示す変動よ
り小さくすれば良く、この許容変動幅ｖ２は従来の場合
の許容変動幅ｖ１より広くなる。このことは、上記電位
差の変動に対する動作の安定性を拡大する効果がある。 次に第５図を用いて上記と同様にメモリセルとバイパス
回路に分流して流れる電流の比を補償するのに好適な別
の実施例を説明する。 第５図のバイパス回路ＮＢＰ１は第２図のバイパス回路
を基にしており、抵抗ＲＩＯ及びＲ１１の接続点と、基
準電位線ＶＲとの間に抵抗ＲＦＩを挿入し、該抵抗ＲＦ
Ｉと、抵抗ＲＩＯ及びＲ１１の接続点にバイパストラン
ジスタＱＢＰＩＯ及びＱＢＰＩＩのコレクタを接続して
いる。また、バイパストランジスタＱＢＰＩＯ及びＱＢ
ＰＩＩのエミッタとビット線ＢＬＩＯ及びＢＬＩ １の
間に抵抗ＲＥＩＯ及びＲＥＩＩを各々挿入した回路構成
になっている。 この回路構成においても抵抗ＲＦ１．ＲＥＩＯ１ＲＥ１
１により、第３図の実施例同様、メモリセルとバイパス
回路に分流して流れる電流の比を補償する効果があり、
メモリセルの記憶内容の保護に有効である。 尚、第３図及び第５図ではバイパス電路であるバイパス
トランジスタのエミッタとコレクタに抵抗を付加してい
るが、いずれか一方に付加しても効果がある。 従って、第６図の実施例に示すように従来のバイパス回
路ＢＰＩのバイパストランジスタＱＢＰ１０及びＱＢＰ
ＩＩのエミッタとビットｆｉＢＬ１０及びＢＬＩＩの間
に抵抗ＲＥＩＯ及びＲＥｌｌを各々挿入した回路構成の
場合でも第３図の実施例の説明と同様の効果がある。 また、第７図に示す別の実施例の場合でも同様１は、エ
ミッタに抵抗ＲＥＩＯ及びＲＥＩＩが各々付加されたバ
イパストランジスタＱＢＰＩＯ及びＱＢＰＩＩと、リー
ドライトコントロール用トランジスタＱＲＩＯ及びＱＲ
Ｉ １が各々並列に接続され、各々のコレクタはセンス
線ＳＬＯ及びＳＬｌに接続されており従来のセンス方式
をとっている。 しかし、バイパストランジスタＱＢＰＩＯと抵抗ＲＩＯ
の接続点、及びバイパストランジスタＱＢＰＩＩと抵抗
Ｒ１１の接続点に、ベースがビット線選択信号線Ｙ１に
接続されたトランジスタＱＣＩＯ及びＱＣＩＩのコレク
タが各々接続されている。該トランジスタＱＣＩＯ及び
ＱＣｌｌのエミッタは他のビット線対に設けられるバイ
パス回路と共通に用いられる電流源ＩＣＯ及びＩＣＩに
各々接続されている。また、トランジスタＱＣＩＯ及び
ＱＣＩＩのコレクタには書込み制御用トランジスタＱＷ
ＩＯ及びＱＷＩＩのエミッタが接続されている。 この回路構成では、Ｙ１電位が選択のときバイパス回路
のトランジスタＱＣＩＯ及びＱＣｌｌを通して電流源Ｉ
ＣＯ及びＩＣＵの電流が抵抗Ｒ１０及びＲ１１に各々流
れ１両バイパストランジスタのベース電位が決まる。こ
の時、従来回路の説明と同様にメモリセルとバイパス回
路にビット線開動電流が所定の分流比で分流して流れ、
情報が読出される。この場合も、バイパストランジスタ
に付加した抵抗により該分流比の補償効果が得られる。 一方、Ｙ１電位が非選択のときは電流ｇＩｃ。 及びＩＣＩの電流が抵抗ＲＩＯ及びＲＬｌに流れず、両
バイパストランジスタのベース電位が高くなる。この結
果、ビット線ＢＬＩＯ１Ｂ Ｌ １．１の電位は高く、
且つ同電位にクランプされるため、ワード線半選択のメ
モリセルの情報保持の安定化に効果がある。 次にビット線の開動、及びセンス回路の高速化を行なう
別の方法について説明する。 高速化はビット線凍動電流を増大し、メモリセパストラ
ンジスタに流すことで遠戚される。このためには、第１
図〜第３図、及び第５図〜第７図に示すバイパス回路の
基準電位！ＩＶＲの電位を高くし、バイパストランジス
タのベース電位をメモリセルのｏｎ側トランジスタのベ
ース電位より高くすることが一つの方法である。 他の方法としては、バイパストランジスタのエミッタサ
イズをメモリセルトランジスタのエミッタサイズより分
流比倍大きくする方法がある。この方法では、ビット線
開動電流を従来の分流比倍に増大してもメモリセルには
従来と同じ大きさの電流しか流さないことができるので
、ピッ１〜線及び、センス回路の高速駆動が可能になる
。この方法は前者の方法しこ比べ、バイパス回路の基準
電位線ＶＲの電位とメモリセルのｏｎ側トランジスタの
ベース電位との電位差をあまり大きくせずにビット線開
動電流の増大が遠戚できる。このため、ＶＲ電位の設計
及び分流比の補償が容易である。 ［発明の効果１ 以上、本発明によれば、ビット線開動電流の増大に伴い
、ビット線及びセンス回路の高速駆動が可能となり、ア
クセス時間の高速化ができる。
、バイパス回路の構成のみが異なる。 本発明によるバイパス回路ＮＢＰＩは、ベースがビット
線ＢＬＩＯに接続されたトランジスタＱＣＩＯと、ベー
スがビット線ＢＬＩＩに接続されたＱＣＩＩの各々のエ
ミッタが共通に電流源ＩＣに接続されたカレントスイッ
チを持っている。また、ＱＣｌｏのコレクタが抵抗ＲＩ
Ｏに、ＱＣｌｌのコレクタが抵抗Ｒ１１に接続され、各
々の抵抗の他端は基準電位線ＶＲに接続されている。ま
た、エミッタがビット線ＢＬＩＯに接続され、ビット線
ＢＬＩＯに流れるビット線駆動電流をバイパスするため
の、バイパストランジスタＱＢＰＩＯのベースがＱＣＩ
Ｉのコレクタに接続されている。 一方、エミッタがビット線ＢＬＩＩに接続され、ビット
線ＢＬＩＩに流れるビット線間動電流をバイパスするた
めのバイパストランジスタＱＢＰ１１のベースがＱＣｌ
ｏのコレクタに接続されている。 さらに、ＱＢＰＩＯとＱＢＰＩＩのコレクタは従来回路
と異なり、センス線に接続されずグランドに接続されて
いる。また、ＱＷは書込み制御用トランジスタであり書
込み時にＱＢＰＩＯとＱＢＰＩＩのベース電位を両方高
くするためにある。 この回路構成において読出し状態では、例えばワード線
Ｗｌ、及びビット線選択信号線Ｙ１が選択で、メモリセ
ルＭｌｌのトランジスタＱＭＯがｏｎとすると、この時
の電位関係はビット線ＢＬ１０の方がビット線ＢＬＩ
１より電位が高く、また、書込み制御用トランジスタＱ
Ｗのベース電位が両ビット線電位より低い設定であるた
め、バイパス回路のトランジスタＱＣ１０がｏｎとなり
、バイパストランジスタＱＰＢ １１のベース電位が低
下する。 このため、リードライトコントロール用トランジスタＱ
ＲＩＯ及びＱＲｌｌのベース電位ＶＷＣＯ及びＶＷＣｌ
は、メモリセルトランジスタＱＭＯ及びバイパストラン
ジスタＱＢＰＩＯのベース電位より低く、一方、メモリ
セルトランジスタＱＭ１及びバイパストランジスタＱＢ
ＰＩＩのベース電位より高い電位関係となる。 この結果、ビット線廃動電流ＩＲＱは、一部はメモリセ
ルに他の一部はバイパストランジスタＱＰＢ１．Ｏに流
れ、センスＩ！ｓＬｏに流れない。−方、ビット線廃動
電流ＩＲＩは、リードライトコントロール用トランジス
タＱＲＩＩを通して全てセンス線ＳＬＩに流れる。この
ように、センスに必要なセンス線ＳＬＯとＳＬＩに流れ
る電流差は従来より大きくなるのでセンス回路の高速化
が可能となる。 次に書込み動作を説明する。 上記読出し状態の電位関係において、リードライトコン
トロール用トランジスタＱＲＩＯのベース電位ｖｗｃｏ
をメモリセルトランジスタＱＭＯのベース電位より高く
し、同時にバイパス回路の書込み制御用トランジスタＱ
Ｗのベースｔ 位ＶＷを両ビット線電位より高くする。 この結果、トランジスタＱＭＯ及びＱＣｌｏはｏ ｆ
ｆ Ｌ、、メモリセルトランジスタＱＭＩ及びバイパス
トランジスタＱＰＢ １１のベース電位が高くなり、ビ
ット線陳動電流ＩＲＩがトランジスタＱＭＩとＱＰＢＩ
Ｉから分流することになり、情報が書き換わる。 このように、書込み時もビット線駆動電流がメモリセル
とバイパス回路に分流するので、メモリセルに過大な電
流が流れず安定な書込みが可能である。書込み後、書込
み制御用トランジスタＱＷのベース電位ＶＷが元の読出
し時の電位になると、両ビット線の内、ＢＬｌｌの電位
の方がＢＬＩＯの電位より高いのでトランジスタＱＣＩ
ＯがＯｆｆでトランジスタＱＣ１１がＯｎとなり、バイ
パストランジスタＱＰＢ１０のベース電位がリードライ
トコントロール用トランジスタＱＲＩＯのベース電位ｖ
ｗｃｏより低くなる。この結果、ビット線暉動電流ＩＲ
Ｑは全てトランジスタＱＲＩＯを通してセンス線ＳＬＯ
に流れ、書込み後の情報が読出される。 以上、ビット線駆動電流を一方のセンス線には全て流し
、他方のセンス線には全く流さない回路構成にすること
でセンスに必要なセンス線ｓＬ。 とＳＬＩに流れる電流の差は従来より大きくなるのでセ
ンス回路の高速化が可能となる。 次に別の実施例を第２図を用いて説明する。 第２図の回路構成は第１図の実施例とほとんど同じであ
り、第１図では書込み制御用トランジスタを１つ備えて
いるのに対し、第２図では書込み制御用トランジスタＱ
Ｗ１０とＱＷＩＩの２つを備えていることが異なる。Ｑ
ＷｌｏはＱＣＩＩと並列に、また、ＱＷＩＩはＱＣｌｏ
と並列に接続され、カレントスイッチを形成している。 この回路構成において読出し状態では、ＱＷＩＯとＱＷ
ＩＩのベース電位は両ビット線電位より低く設定され、
読出し動作は第１図の実施例で説明の動作と全く同じで
ある。一方、書込み動作は例えばメモリセルＭｌｌのト
ランジスタＱＭＯがｏｎであるとすると、リードライト
コントロール用トランジスタＱＲＩＯのベース電位ｖｗ
ｃｏをメモリセルトランジスタＱＭＯのベース電位より
高くし、同時にバイパス回路の書込み制御用トランジス
タＱＷ１．１のベース電位ｖＷＯを両ビット線電位より
高くする。 この結果、情報は書き換わり、また、電流源ＩＣの電流
がトランジスタＱＷ１１を通して抵抗Ｒ１０し４即流れ
、バイパストランジスタＱＰＢ １０のベース電位がリ
ードライトコントロール用トランジスタＱＲ１０のベー
ス電位ｖｗｃｏより低くなる。従って、第１図の実施例
の場合より書込み動作が高速に行なわれる。 次に第３図を用いて、メモリセルの情報を安定に読出す
ために、メモリセルとバイパス回路に分流して流れる電
流の比を補償するのに好適な実施例を説明する。 第３図のバイパス回路ＮＢＰＩは第１図のバイパス回路
を基にしており、抵抗ＲＩＯ及びＲ１１と、基準電位線
ＶＲとの間に抵抗ＲＦＩＯ及びＲＦｌｌを各々挿入し、
抵抗ＲＩＯとＲＦＩＯの接続点、及び抵抗Ｒ１１とＲＦ
ＩＩの接続点にバイパストランジスタＱＢＰＩＯ及びＱ
ＢＰＩＩのコレクタを各々接続している。また、バイパ
ストランジスタＱＢＰＩＯ及びＱＢＰＩＩのエミッタと
ビット線ＢＬＩＯ及びＢＬＩ １の間に抵抗ＲＥＩＯ及
びＲＥＩＩを各々挿入した回路構成になっている。 ＲＥＩＩは第４図に示すように１選択されたワード線電
位とバイパス回路の基準電位線ＶＲの電位との電位差に
対する、メモリセルとバイパス回路に分流する電流の変
化を小さくする効果がある。 従って、本発明の場合、メモリセルに流れる電流を許容
範囲内にするには上記電位差の変動をＶ２で示す変動よ
り小さくすれば良く、この許容変動幅ｖ２は従来の場合
の許容変動幅ｖ１より広くなる。このことは、上記電位
差の変動に対する動作の安定性を拡大する効果がある。 次に第５図を用いて上記と同様にメモリセルとバイパス
回路に分流して流れる電流の比を補償するのに好適な別
の実施例を説明する。 第５図のバイパス回路ＮＢＰ１は第２図のバイパス回路
を基にしており、抵抗ＲＩＯ及びＲ１１の接続点と、基
準電位線ＶＲとの間に抵抗ＲＦＩを挿入し、該抵抗ＲＦ
Ｉと、抵抗ＲＩＯ及びＲ１１の接続点にバイパストラン
ジスタＱＢＰＩＯ及びＱＢＰＩＩのコレクタを接続して
いる。また、バイパストランジスタＱＢＰＩＯ及びＱＢ
ＰＩＩのエミッタとビット線ＢＬＩＯ及びＢＬＩ １の
間に抵抗ＲＥＩＯ及びＲＥＩＩを各々挿入した回路構成
になっている。 この回路構成においても抵抗ＲＦ１．ＲＥＩＯ１ＲＥ１
１により、第３図の実施例同様、メモリセルとバイパス
回路に分流して流れる電流の比を補償する効果があり、
メモリセルの記憶内容の保護に有効である。 尚、第３図及び第５図ではバイパス電路であるバイパス
トランジスタのエミッタとコレクタに抵抗を付加してい
るが、いずれか一方に付加しても効果がある。 従って、第６図の実施例に示すように従来のバイパス回
路ＢＰＩのバイパストランジスタＱＢＰ１０及びＱＢＰ
ＩＩのエミッタとビットｆｉＢＬ１０及びＢＬＩＩの間
に抵抗ＲＥＩＯ及びＲＥｌｌを各々挿入した回路構成の
場合でも第３図の実施例の説明と同様の効果がある。 また、第７図に示す別の実施例の場合でも同様１は、エ
ミッタに抵抗ＲＥＩＯ及びＲＥＩＩが各々付加されたバ
イパストランジスタＱＢＰＩＯ及びＱＢＰＩＩと、リー
ドライトコントロール用トランジスタＱＲＩＯ及びＱＲ
Ｉ １が各々並列に接続され、各々のコレクタはセンス
線ＳＬＯ及びＳＬｌに接続されており従来のセンス方式
をとっている。 しかし、バイパストランジスタＱＢＰＩＯと抵抗ＲＩＯ
の接続点、及びバイパストランジスタＱＢＰＩＩと抵抗
Ｒ１１の接続点に、ベースがビット線選択信号線Ｙ１に
接続されたトランジスタＱＣＩＯ及びＱＣＩＩのコレク
タが各々接続されている。該トランジスタＱＣＩＯ及び
ＱＣｌｌのエミッタは他のビット線対に設けられるバイ
パス回路と共通に用いられる電流源ＩＣＯ及びＩＣＩに
各々接続されている。また、トランジスタＱＣＩＯ及び
ＱＣＩＩのコレクタには書込み制御用トランジスタＱＷ
ＩＯ及びＱＷＩＩのエミッタが接続されている。 この回路構成では、Ｙ１電位が選択のときバイパス回路
のトランジスタＱＣＩＯ及びＱＣｌｌを通して電流源Ｉ
ＣＯ及びＩＣＵの電流が抵抗Ｒ１０及びＲ１１に各々流
れ１両バイパストランジスタのベース電位が決まる。こ
の時、従来回路の説明と同様にメモリセルとバイパス回
路にビット線開動電流が所定の分流比で分流して流れ、
情報が読出される。この場合も、バイパストランジスタ
に付加した抵抗により該分流比の補償効果が得られる。 一方、Ｙ１電位が非選択のときは電流ｇＩｃ。 及びＩＣＩの電流が抵抗ＲＩＯ及びＲＬｌに流れず、両
バイパストランジスタのベース電位が高くなる。この結
果、ビット線ＢＬＩＯ１Ｂ Ｌ １．１の電位は高く、
且つ同電位にクランプされるため、ワード線半選択のメ
モリセルの情報保持の安定化に効果がある。 次にビット線の開動、及びセンス回路の高速化を行なう
別の方法について説明する。 高速化はビット線凍動電流を増大し、メモリセパストラ
ンジスタに流すことで遠戚される。このためには、第１
図〜第３図、及び第５図〜第７図に示すバイパス回路の
基準電位！ＩＶＲの電位を高くし、バイパストランジス
タのベース電位をメモリセルのｏｎ側トランジスタのベ
ース電位より高くすることが一つの方法である。 他の方法としては、バイパストランジスタのエミッタサ
イズをメモリセルトランジスタのエミッタサイズより分
流比倍大きくする方法がある。この方法では、ビット線
開動電流を従来の分流比倍に増大してもメモリセルには
従来と同じ大きさの電流しか流さないことができるので
、ピッ１〜線及び、センス回路の高速駆動が可能になる
。この方法は前者の方法しこ比べ、バイパス回路の基準
電位線ＶＲの電位とメモリセルのｏｎ側トランジスタの
ベース電位との電位差をあまり大きくせずにビット線開
動電流の増大が遠戚できる。このため、ＶＲ電位の設計
及び分流比の補償が容易である。 ［発明の効果１ 以上、本発明によれば、ビット線開動電流の増大に伴い
、ビット線及びセンス回路の高速駆動が可能となり、ア
クセス時間の高速化ができる。
第１図〜第３図、及び第５図〜第７図は本発明ｌこ係る
半導体記憶装置の実施例を示す回路図。第４図は本発明
による効果の説明図。第８図は従来の半導体記憶装置の
回路図である。 符号の説明 Ｍｌｌ、Ｍ２１・・・メモリセル、ＳＡ・・・センス回
路、ＮＢＰＩ・・・バイパス回路、Ｗｌ、Ｗ２・・・ワ
ード線、ＢＬＩＯｌＢＬＩＩ・・・ビット線対、ＩＲＱ
、ＩＲＩ・・・ビット線駆動電流、ＱＢＰＩＯ２ＱＢｐ
Ｈ・・・バイパストランジスタ 第？−田
半導体記憶装置の実施例を示す回路図。第４図は本発明
による効果の説明図。第８図は従来の半導体記憶装置の
回路図である。 符号の説明 Ｍｌｌ、Ｍ２１・・・メモリセル、ＳＡ・・・センス回
路、ＮＢＰＩ・・・バイパス回路、Ｗｌ、Ｗ２・・・ワ
ード線、ＢＬＩＯｌＢＬＩＩ・・・ビット線対、ＩＲＱ
、ＩＲＩ・・・ビット線駆動電流、ＱＢＰＩＯ２ＱＢｐ
Ｈ・・・バイパストランジスタ 第？−田
Claims (1)
- 【特許請求の範囲】 １、ワード線とビット線材で駆動されるメモリセルがマ
トリクスに配置されたメモリセルアレイと、ビット線に
供給された駆動電流をバイパスするトランジスタを持つ
半導体記憶装置において、ビット線対の内、高電位側の
ビット線を駆動する該バイパストランジスタのベース電
位は高電位に、低電位側のビット線を駆動する該バイパ
ストランジスタのベース電位は低電位に制御したことを
特徴とする半導体記憶装置。 ２、上記バイパストランジスタのエミッタとコレクタの
いずれか一方もしくは双方に抵抗を付加したことを特徴
とする請求項１記載の半導体記憶装置。 ３、上記バイパストランジスタのエミッタサイズをバイ
パス比に応じ、大きく（或いは小さく）したことを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196587A JPH0362396A (ja) | 1989-07-31 | 1989-07-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196587A JPH0362396A (ja) | 1989-07-31 | 1989-07-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362396A true JPH0362396A (ja) | 1991-03-18 |
Family
ID=16360219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196587A Pending JPH0362396A (ja) | 1989-07-31 | 1989-07-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040659A (ja) * | 2008-08-01 | 2010-02-18 | Heiwa:Kk | Ｌｅｄ素子駆動用電源装置 |
| US8797394B2 (en) | 2011-08-25 | 2014-08-05 | Denso Corporation | Face image capturing apparatus |
-
1989
- 1989-07-31 JP JP1196587A patent/JPH0362396A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040659A (ja) * | 2008-08-01 | 2010-02-18 | Heiwa:Kk | Ｌｅｄ素子駆動用電源装置 |
| US8797394B2 (en) | 2011-08-25 | 2014-08-05 | Denso Corporation | Face image capturing apparatus |
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