JPS6047676B2 - サンプルアンドホ−ルド回路 - Google Patents
サンプルアンドホ−ルド回路Info
- Publication number
- JPS6047676B2 JPS6047676B2 JP55072332A JP7233280A JPS6047676B2 JP S6047676 B2 JPS6047676 B2 JP S6047676B2 JP 55072332 A JP55072332 A JP 55072332A JP 7233280 A JP7233280 A JP 7233280A JP S6047676 B2 JPS6047676 B2 JP S6047676B2
- Authority
- JP
- Japan
- Prior art keywords
- sample
- circuit
- pulse
- sampling
- hold circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 15
- 238000005070 sampling Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
Landscapes
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は電子回路、特にサンプルアンドホールド回路（
以後Ｓ−Ｈ回路と呼ぶ）に関するものである。
以後Ｓ−Ｈ回路と呼ぶ）に関するものである。
第１図に従来のＳ−Ｈ回路の基本回路を示す。
またこの回路の基本動作を第２図を用いて説明する。い
ま入力端子に第２図に示すような波形の入力Ｖｉｎが入
つているとする。時刻を、においてはサンプリングパル
スφＳＨが’゛ＬＯＷ’’であるためトランジスタＱ。
Ｈは非導通、よつて節点２の電位Ｖ２は、時刻ち以前に
保持容量Ｃｌに蓄積された電荷Ｑ１によつて電位Ｖ１に
保たれている。時刻を２にはφＳＨが’’ＨＩＧＨ’’
となるためＱ、Ｈは導通し、節点２の電位Ｖ２はその時
のＶｉｎの電位ｖｉｎ（１■、２）と同電位となる。時
亥帽にはφ、Ｈは’゛ＬＯＷ’’であるためＱｓＨは非
導通となるがＣｌに蓄積された電荷は変化しないためＶ
２の電位も変化せず、次のφＳＨパルスが゛“ＨＩＧＨ
’’となるまでの期間、Ｖ２の電位は容量Ｃｌに保持さ
れている。以上がＳ−Ｈ回路の基本動作原理であるが、
実際においては、φＳＨが’“ＨＩＧＨ’’から’’Ｌ
ＯＷ’’に変化する時、トランジスタＱ、Ｈのゲートと
節点２との間のカップリング容量Ｃｏのために、第２図
に示すように、Ｖ２の電位は、ΔＶ２■Ｃ、ＡｒＣｏΔ
ＶＳＨだけ変化する。
ま入力端子に第２図に示すような波形の入力Ｖｉｎが入
つているとする。時刻を、においてはサンプリングパル
スφＳＨが’゛ＬＯＷ’’であるためトランジスタＱ。
Ｈは非導通、よつて節点２の電位Ｖ２は、時刻ち以前に
保持容量Ｃｌに蓄積された電荷Ｑ１によつて電位Ｖ１に
保たれている。時刻を２にはφＳＨが’’ＨＩＧＨ’’
となるためＱ、Ｈは導通し、節点２の電位Ｖ２はその時
のＶｉｎの電位ｖｉｎ（１■、２）と同電位となる。時
亥帽にはφ、Ｈは’゛ＬＯＷ’’であるためＱｓＨは非
導通となるがＣｌに蓄積された電荷は変化しないためＶ
２の電位も変化せず、次のφＳＨパルスが゛“ＨＩＧＨ
’’となるまでの期間、Ｖ２の電位は容量Ｃｌに保持さ
れている。以上がＳ−Ｈ回路の基本動作原理であるが、
実際においては、φＳＨが’“ＨＩＧＨ’’から’’Ｌ
ＯＷ’’に変化する時、トランジスタＱ、Ｈのゲートと
節点２との間のカップリング容量Ｃｏのために、第２図
に示すように、Ｖ２の電位は、ΔＶ２■Ｃ、ＡｒＣｏΔ
ＶＳＨだけ変化する。
ΔＶ２を小さくするためにはＣｌを大きくすればよいが
、トランジスタＱ、Ｈには導通時においてもある程度抵
抗が存在するため、あまりＣｌを大きくすると、φＳＨ
のパルス幅を大きくしなければならず、高速のサンプル
アンドホールドができなくなる。また、入力として電圧
変化の少ないものをサンプルアンドホールドした場合、
このΔＶ。は大きな雑音となつてしまう。本発明の目的
は、高速動作可能で低雑音のサンプルアンドホールド回
路を提供することである。
、トランジスタＱ、Ｈには導通時においてもある程度抵
抗が存在するため、あまりＣｌを大きくすると、φＳＨ
のパルス幅を大きくしなければならず、高速のサンプル
アンドホールドができなくなる。また、入力として電圧
変化の少ないものをサンプルアンドホールドした場合、
このΔＶ。は大きな雑音となつてしまう。本発明の目的
は、高速動作可能で低雑音のサンプルアンドホールド回
路を提供することである。
本発明によれば、入力信号をサンプリングゲートを介し
て保持コンデンサに蓄積し、増幅する手段を備えてなる
サンプルアンドホールド回路におＪいて、前記サンプリ
ングゲートを駆動するサンプリングパルスと逆相のパル
スを他のコンデンサを介して前記保持コンデンサに印加
してサンプリングパルスに基づく雑音を消去する手段を
備えていることを特徴とするサンプルアンドホールド回
路５が得られる。次に本発明を実施例に従い、図面を用
いて詳細に説明する。
て保持コンデンサに蓄積し、増幅する手段を備えてなる
サンプルアンドホールド回路におＪいて、前記サンプリ
ングゲートを駆動するサンプリングパルスと逆相のパル
スを他のコンデンサを介して前記保持コンデンサに印加
してサンプリングパルスに基づく雑音を消去する手段を
備えていることを特徴とするサンプルアンドホールド回
路５が得られる。次に本発明を実施例に従い、図面を用
いて詳細に説明する。
第３図は本発明の一実施例を示す回路接続図で、従来の
回路にコンデンサＣ２を接続し、サンプリングパルスφ
ＳＨと逆相のパルスφＡを加えるようにしたものである
。
回路にコンデンサＣ２を接続し、サンプリングパルスφ
ＳＨと逆相のパルスφＡを加えるようにしたものである
。
第４図はこの回路の動作を説明するための波形図で、時
刻ｔ″１においては゛サンプリングパルスφＳＨが゜“
１０Ｗ゛であるためサンプリングゲートトランジスタＱ
ＳＨは非導通で節点２″の電位Ｖ２″は、時刻ｔ゛１以
前に保持容量Ｃｌ，カップリング容量Ｑ。、節点２″に
接続された容Ｆ２とに蓄積された電荷によつてある一定
の電位に保たれている。時刻ｔ″２の時、φ，Ｈは“゜
ＨＩＧＨ゛であるためＱＳＨは導通する。この時の等価
回路を第５図に示す。ＣＯ，Ｃｌ，Ｃ２に蓄積される電
荷Ｑ。，Ｑｌ，Ｑ２はそれぞれである。
刻ｔ″１においては゛サンプリングパルスφＳＨが゜“
１０Ｗ゛であるためサンプリングゲートトランジスタＱ
ＳＨは非導通で節点２″の電位Ｖ２″は、時刻ｔ゛１以
前に保持容量Ｃｌ，カップリング容量Ｑ。、節点２″に
接続された容Ｆ２とに蓄積された電荷によつてある一定
の電位に保たれている。時刻ｔ″２の時、φ，Ｈは“゜
ＨＩＧＨ゛であるためＱＳＨは導通する。この時の等価
回路を第５図に示す。ＣＯ，Ｃｌ，Ｃ２に蓄積される電
荷Ｑ。，Ｑｌ，Ｑ２はそれぞれである。
たＳ゛しΔＶＳＨはサンプリングパルスのパルス高の絶
対値である。次に時刻ｔ″３になつた時の等価回路を第
６図に示す。この時の節点２″の電位をＶ″２とすると
、時刻ｔ″２において容量Ｃ。，Ｃｌ，・・・・・Ｃ２
に蓄積された電荷Ｑ。，Ｑｌ，Ｑ２自体には変化がない
のでが成立する。
対値である。次に時刻ｔ″３になつた時の等価回路を第
６図に示す。この時の節点２″の電位をＶ″２とすると
、時刻ｔ″２において容量Ｃ。，Ｃｌ，・・・・・Ｃ２
に蓄積された電荷Ｑ。，Ｑｌ，Ｑ２自体には変化がない
のでが成立する。
たＳ゛し、Δ■９はパルスφ６のパルス高の絶対値てあ
る。上式に（１）式を代人すればとなる。これより、Ｃ
ＯΔ■，Ｈ＝Ｃ２ΔＶＡを満たす容量Ｃ２を節点２″に
接続しパルスφ９を加えれば、時刻ｔ″２よりｔ″３に
移るときカップリング容量ＣＯによるレベル変化ΔＶ２
をＣ１を増加させることなく消去することができる。以
上説明したように、本発明によれば低雑音、かつ高速な
サンプルアンドホールド回路が実現で≧きる。
る。上式に（１）式を代人すればとなる。これより、Ｃ
ＯΔ■，Ｈ＝Ｃ２ΔＶＡを満たす容量Ｃ２を節点２″に
接続しパルスφ９を加えれば、時刻ｔ″２よりｔ″３に
移るときカップリング容量ＣＯによるレベル変化ΔＶ２
をＣ１を増加させることなく消去することができる。以
上説明したように、本発明によれば低雑音、かつ高速な
サンプルアンドホールド回路が実現で≧きる。
第１図は従来のサンプルアンドホールド回路の基本回路
、第２図は第１図の回路動作を説明する各端子の波形図
、第３図は本発明の一実施例を示す回路接続図、第４図
は第３図の回路の動作を説明する各端子の波形図、第５
図、第６図は第３図の回路の動作を説明する等価回路て
ある。 ＱＳＨ・・・・・・サンプリングゲートトランジスタ、
ＣＯ・・・・・・ＱＳＨによる（浮遊）カップリング容
量、Ｑ１・・・・・エンハンスメント型ＭＯＳトランジ
スタ、Ｑ２・・・・・・デプレツシヨン型ＭＯＳトラン
ジスタ、■ＤＤ●●●●◆◆電源、φ３ＨＩ１Ｉサンプ
リングパルス、φ９●●・・・φ，Ｈと逆相のパルス、
■。
、第２図は第１図の回路動作を説明する各端子の波形図
、第３図は本発明の一実施例を示す回路接続図、第４図
は第３図の回路の動作を説明する各端子の波形図、第５
図、第６図は第３図の回路の動作を説明する等価回路て
ある。 ＱＳＨ・・・・・・サンプリングゲートトランジスタ、
ＣＯ・・・・・・ＱＳＨによる（浮遊）カップリング容
量、Ｑ１・・・・・エンハンスメント型ＭＯＳトランジ
スタ、Ｑ２・・・・・・デプレツシヨン型ＭＯＳトラン
ジスタ、■ＤＤ●●●●◆◆電源、φ３ＨＩ１Ｉサンプ
リングパルス、φ９●●・・・φ，Ｈと逆相のパルス、
■。
Claims (1)
- １ 入力信号をサンプリングゲートを介して保持コンデ
ンサに蓄積し、増幅する手段を備えてなるサンプルアン
ドホールド回路において、前記サンプリングゲートを駆
動するサンプリングパルスと逆相のパルスを他のコンデ
ンサを介して前記保持コンデンサに印加してサンプリン
グパルスに基づく雑音を消去する手段を備えていること
を特徴とするサンプルアンドホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55072332A JPS6047676B2 (ja) | 1980-05-30 | 1980-05-30 | サンプルアンドホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55072332A JPS6047676B2 (ja) | 1980-05-30 | 1980-05-30 | サンプルアンドホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169291A JPS56169291A (en) | 1981-12-25 |
| JPS6047676B2 true JPS6047676B2 (ja) | 1985-10-23 |
Family
ID=13486222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55072332A Expired JPS6047676B2 (ja) | 1980-05-30 | 1980-05-30 | サンプルアンドホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047676B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542304A (en) * | 1982-12-20 | 1985-09-17 | At&T Bell Laboratories | Switched capacitor feedback sample-and-hold circuit |
-
1980
- 1980-05-30 JP JP55072332A patent/JPS6047676B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169291A (en) | 1981-12-25 |
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