JPS598909B2 - 感知増巾器 - Google Patents
感知増巾器Info
- Publication number
- JPS598909B2 JPS598909B2 JP51090474A JP9047476A JPS598909B2 JP S598909 B2 JPS598909 B2 JP S598909B2 JP 51090474 A JP51090474 A JP 51090474A JP 9047476 A JP9047476 A JP 9047476A JP S598909 B2 JPS598909 B2 JP S598909B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- drain
- clock
- potential
- Prior art date
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- Expired
Links
- 230000015654 memory Effects 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は集積化メモリなどに使用される感知増巾器に関
する。
する。
公知の感知増巾器としてフリップフロップ型がよく知ら
れておＶ）たとえば、アイ・イー ・イー ・イー ・
ジャーナル・オブ・ソリッドステート・サーキツツ・巻
ＳＣ−１０・ナンバー５（１ＥＥＥＪ０ＵＲＮＡＬ０Ｆ
５０Ｌ１Ｄ−５ＴＡＴＥＣ１ＲＣＵ１Ｔ５、Ｖ０ＬＵＭ
Ｅ５Ｃ−１０、ＮＵＭＢＥＲ５、５ＰＰ２５５〜２６１
）（１９７５年１０月発行）の論文゛ １ トランジス
タセルＭＯＳＲＡＭの周辺回路″（゛Ｐｅｒｉｆｅｒａ
１ＣｉｒｃｕｉｔｓｆｏｒＯｎｅ−Ｔｒａｎｓｉｓｔｏ
ｒＣｅｌｌＭ０ＳＲＡＭ′ ｓ″）に記述され、第１図
のような感知増巾器が記載されてい１０る。ｌ トラン
ジスタ型メモリでは、メモリセルのキャパシタに貯わえ
られた電荷を選択ゲートであるスイッチングトランジス
タを介して感知する破壊読取わを行うので、感知した蓄
積情報を増巾し当１５該メモリ・セルに再書込みする必
要がある。
れておＶ）たとえば、アイ・イー ・イー ・イー ・
ジャーナル・オブ・ソリッドステート・サーキツツ・巻
ＳＣ−１０・ナンバー５（１ＥＥＥＪ０ＵＲＮＡＬ０Ｆ
５０Ｌ１Ｄ−５ＴＡＴＥＣ１ＲＣＵ１Ｔ５、Ｖ０ＬＵＭ
Ｅ５Ｃ−１０、ＮＵＭＢＥＲ５、５ＰＰ２５５〜２６１
）（１９７５年１０月発行）の論文゛ １ トランジス
タセルＭＯＳＲＡＭの周辺回路″（゛Ｐｅｒｉｆｅｒａ
１ＣｉｒｃｕｉｔｓｆｏｒＯｎｅ−Ｔｒａｎｓｉｓｔｏ
ｒＣｅｌｌＭ０ＳＲＡＭ′ ｓ″）に記述され、第１図
のような感知増巾器が記載されてい１０る。ｌ トラン
ジスタ型メモリでは、メモリセルのキャパシタに貯わえ
られた電荷を選択ゲートであるスイッチングトランジス
タを介して感知する破壊読取わを行うので、感知した蓄
積情報を増巾し当１５該メモリ・セルに再書込みする必
要がある。
フリップ・フロップ型感知増巾器は読増りと再書込みの
両方の機能を有する高性能回路であるが従来の装置は読
申わおよび書込みの際に、直流電流バスを生じるので消
費電力が大きくなるという加 欠点があつた。従つて、
本発明の目的は低消費電力型の感知増巾器を提供するこ
とにある。
両方の機能を有する高性能回路であるが従来の装置は読
申わおよび書込みの際に、直流電流バスを生じるので消
費電力が大きくなるという加 欠点があつた。従つて、
本発明の目的は低消費電力型の感知増巾器を提供するこ
とにある。
本発明によれば、感度を損うことなく、低電力化した高
性能の感知増巾器が得られる。
性能の感知増巾器が得られる。
すなわち、２５互いに一方のドレインを他方のゲートに
接続した第１および第２のトランジスタと、第１のビッ
ト線にドレインを、第１のクロック線にゲートを、第１
のトランジスタのドレインにソースを接続した第３とト
ランジスタと、第２のビット線にドレ３０ インを第１
のクロック線にゲートを、第２のトランジスタのドレイ
ンにソースを接続した第４の卜。ランジスタと、第１の
電源にドレインを、第２のクロック線にゲートを第３の
トランジスタのドレインにソースを接続した第５のトラ
ンジスタと、３５第１の電源にドレインを、第２のクロ
ック線にゲートを第４のトランジスタのドレインにソー
スを接続した第６のトランジスタと、第１のトランジス
タのソースにドレインを、第３のクロツク線にゲートを
、第２の電源にソースを接続した第７のトランジスタと
、第２のトランジスタのソースにドレインを、第３のク
ロツク線にゲートを、第２の電源にソースを接続した第
８のトランジスタとをそなえたことを特徴とする感知増
巾器が得られる。次に図面を参照して説明するがトラン
ジスタとしてｎチヤネルＭＯＳトランジスタを例にとる
。
接続した第１および第２のトランジスタと、第１のビッ
ト線にドレインを、第１のクロック線にゲートを、第１
のトランジスタのドレインにソースを接続した第３とト
ランジスタと、第２のビット線にドレ３０ インを第１
のクロック線にゲートを、第２のトランジスタのドレイ
ンにソースを接続した第４の卜。ランジスタと、第１の
電源にドレインを、第２のクロック線にゲートを第３の
トランジスタのドレインにソースを接続した第５のトラ
ンジスタと、３５第１の電源にドレインを、第２のクロ
ック線にゲートを第４のトランジスタのドレインにソー
スを接続した第６のトランジスタと、第１のトランジス
タのソースにドレインを、第３のクロツク線にゲートを
、第２の電源にソースを接続した第７のトランジスタと
、第２のトランジスタのソースにドレインを、第３のク
ロツク線にゲートを、第２の電源にソースを接続した第
８のトランジスタとをそなえたことを特徴とする感知増
巾器が得られる。次に図面を参照して説明するがトラン
ジスタとしてｎチヤネルＭＯＳトランジスタを例にとる
。
第１図は公知の感知増巾器であつてメモリ・セルの読取
］信号が一方に加わつた差動入力Ｄ，Ｔ）が入力されて
から、クロツクφ３により１トランジスタＱ３４がゆつ
くｂ導通しはじめ、交差結合されたトランジスタＱｌ，
Ｑ２の正帰還作用により入力信号は多少増巾さへたとえ
ば、トランジスタＱ１がトランジスタＱ２より導通に近
い状態になる。次にクロツクφ２により、トランジスタ
Ｑ５，Ｑ６が導通するとトランジスタＱ１のドレインは
ほぼ低レベルのＶ２電位に近づき、一方トランジスタＱ
２のドレインは高レベルのＶ１電位に近づき、結局微少
入力信号は電源電圧すなわ耘ほぼ、Ｖ１とＶ２の差に増
巾され、増巾された信号は外部へとｂだされると共に、
選択されたメモリ・セルに再書込みされる。この時、ト
ランジスタＱ１はトランジスタＱ５，Ｑ３４が導通する
間は導通しており、電源Ｖ１からＶ２に電流パスを生じ
る。
］信号が一方に加わつた差動入力Ｄ，Ｔ）が入力されて
から、クロツクφ３により１トランジスタＱ３４がゆつ
くｂ導通しはじめ、交差結合されたトランジスタＱｌ，
Ｑ２の正帰還作用により入力信号は多少増巾さへたとえ
ば、トランジスタＱ１がトランジスタＱ２より導通に近
い状態になる。次にクロツクφ２により、トランジスタ
Ｑ５，Ｑ６が導通するとトランジスタＱ１のドレインは
ほぼ低レベルのＶ２電位に近づき、一方トランジスタＱ
２のドレインは高レベルのＶ１電位に近づき、結局微少
入力信号は電源電圧すなわ耘ほぼ、Ｖ１とＶ２の差に増
巾され、増巾された信号は外部へとｂだされると共に、
選択されたメモリ・セルに再書込みされる。この時、ト
ランジスタＱ１はトランジスタＱ５，Ｑ３４が導通する
間は導通しており、電源Ｖ１からＶ２に電流パスを生じ
る。
この電流が流れる時間は短い方が良いが少なくともピツ
ト線ｂが完全に高レベルになるまでの時間、電力を消費
しつづけて卦シ、この電力は有史〆使用されていない。
第２図は本発明の一実施例であつて、交差結合したトラ
ンジスタＱｌ，Ｑ２は、それぞれトランジスタＱ３，Ｑ
４を介してビツト線Ｄ，ｌ５に接続されている。トラン
ジスタＱ３，Ｑ４は、それぞれ、 トランジスタＱ５，
Ｑ６を介して第１の電源に接続され、一方トランジスタ
Ｑ１とＱ２のソースはトランジスタＱ７，Ｑ８を介して
第２の電源に接続されている。トランジスタＱ５，Ｑ６
はビツト線を介さずトランジスタＱ３，Ｑ４に接続する
ように図示したが、これはビツト線を介して接続しても
よい。
ト線ｂが完全に高レベルになるまでの時間、電力を消費
しつづけて卦シ、この電力は有史〆使用されていない。
第２図は本発明の一実施例であつて、交差結合したトラ
ンジスタＱｌ，Ｑ２は、それぞれトランジスタＱ３，Ｑ
４を介してビツト線Ｄ，ｌ５に接続されている。トラン
ジスタＱ３，Ｑ４は、それぞれ、 トランジスタＱ５，
Ｑ６を介して第１の電源に接続され、一方トランジスタ
Ｑ１とＱ２のソースはトランジスタＱ７，Ｑ８を介して
第２の電源に接続されている。トランジスタＱ５，Ｑ６
はビツト線を介さずトランジスタＱ３，Ｑ４に接続する
ように図示したが、これはビツト線を介して接続しても
よい。
第３図には、第２図の感知増巾器の動作波形の概略図を
示す。読取りに先立つて、ビツト線Ｄ，Ｄを同じレベル
にプリチヤージする。
示す。読取りに先立つて、ビツト線Ｄ，Ｄを同じレベル
にプリチヤージする。
この時、クロツクφ１が高レベルになｂ、トランジスタ
Ｑ３，Ｑ４を導通し、さらにトランジスタＱｌ，Ｑ２も
導通して、トランジスタＱｌ，Ｑ２のソース、Ｒ｝よび
Ｓはビツト線Ｄ，ｂの電位からほぼトランジスタＱｌ，
Ｑ２の閾値分だけ低い電位にプリチヤージされる。従つ
て、感度にもつとも影響するトランジスタＱｌ，Ｑ２に
おいて仮りに閾値に差があつたとしても、ゲート・ソー
ス間電圧はそれぞれの閾値電圧にほＯぼ等しく、このブ
リチヤージによつて閾値差が、実質上無効になる。ブリ
チヤージが終ｂ、次に選択されたメモリセルが読取られ
る。メモリセルの読取り信号が加わつて、Ｄの電位がｂ
より僅かに高レベルにな゛つたとする。トランジスタＱ
３，５Ｑ４を介して，，トランジスタＱｌ，Ｑ２のドレ
インＰ，Ｔ（ノード）の電位に読取勺信号成分が加えら
れた後、クロツクφ、は一度低レベルとなつてトランジ
スタＱ３，Ｑ４をカツトオフする。ノードＰの電位は読
取信号分だけ高くなつたため、トランジスタＱ２は飽和
状態から導通状態に変化し、ノードＴの電荷は、ノード
Ｓへと流入し、ノードＴの容量に比べてノードＳの容量
が十分に大きければ、ノードＴの電位はノードＳの電位
にほぼ等しいレベルまで低下する。すなわちノードＰ・
とＴの電位差はトランジスタＱ２の閾値程度の値にはで
増幅される。次にクロツクφ３によりトランジスタＱ７
，Ｑ８を導通せしめ、閾値程度に増幅された信号は、ト
ランジスタＱｌ，Ｑ２，Ｑ７，Ｑ８で構成されるｂ増巾
器で増巾される。
Ｑ３，Ｑ４を導通し、さらにトランジスタＱｌ，Ｑ２も
導通して、トランジスタＱｌ，Ｑ２のソース、Ｒ｝よび
Ｓはビツト線Ｄ，ｂの電位からほぼトランジスタＱｌ，
Ｑ２の閾値分だけ低い電位にプリチヤージされる。従つ
て、感度にもつとも影響するトランジスタＱｌ，Ｑ２に
おいて仮りに閾値に差があつたとしても、ゲート・ソー
ス間電圧はそれぞれの閾値電圧にほＯぼ等しく、このブ
リチヤージによつて閾値差が、実質上無効になる。ブリ
チヤージが終ｂ、次に選択されたメモリセルが読取られ
る。メモリセルの読取り信号が加わつて、Ｄの電位がｂ
より僅かに高レベルにな゛つたとする。トランジスタＱ
３，５Ｑ４を介して，，トランジスタＱｌ，Ｑ２のドレ
インＰ，Ｔ（ノード）の電位に読取勺信号成分が加えら
れた後、クロツクφ、は一度低レベルとなつてトランジ
スタＱ３，Ｑ４をカツトオフする。ノードＰの電位は読
取信号分だけ高くなつたため、トランジスタＱ２は飽和
状態から導通状態に変化し、ノードＴの電荷は、ノード
Ｓへと流入し、ノードＴの容量に比べてノードＳの容量
が十分に大きければ、ノードＴの電位はノードＳの電位
にほぼ等しいレベルまで低下する。すなわちノードＰ・
とＴの電位差はトランジスタＱ２の閾値程度の値にはで
増幅される。次にクロツクφ３によりトランジスタＱ７
，Ｑ８を導通せしめ、閾値程度に増幅された信号は、ト
ランジスタＱｌ，Ｑ２，Ｑ７，Ｑ８で構成されるｂ増巾
器で増巾される。
すなわちクロツクφ３によりトランジスタＱ７，Ｑ８を
除々に導通させて、トランジスタＱｌ，Ｑ２のソースＲ
およびＳの電位を下げて、ノードＰ，Ｔの電位をさらに
増巾する。一方、トランジスタＱ３，Ｑ４がカツトオフ
している間にクロツクφ２によ勺トランジスタＱ５，Ｑ
６が導通し、ビツト線Ｄ，５を高レベルにチヤージアツ
プする。ビツト線Ｄ，Ｄを十分な高レベルにチヤージ・
アツプした後クロツクφ２によりトランジスタＱ５，Ｑ
６はカツトオフし次に、再びクロツクφ１を高レベルに
してトランジスタＱ３，Ｑ４を導通させる。このとき、
既にノードＰとＴには読取り信号を前増巾した電位差が
存在しており、トランジスタＱ２がＱ１よ勺導通に近い
状態にあるので、トランジスタＱ３，Ｑ４を介して、ビ
ツト線からの電荷供給により、ノードＰの電位は急速に
上昇し、トランジスタＱ２は完全は導通状態になりノー
ドＴの電位を下げるのでトランジスタＱ１は完全に非導
通となる。従つて、ビット線ｂの電位は急速に低下して
、第２の電源のレベルに近づくが、ビツト線Ｄの電位は
トランジスタＱ１が導通しないので殆んど変化せず、高
レベルを維持している。この発明の感加増巾器は、Ｖ１
からＶ２への電流パスが直流的には存在せず、ビツト線
の容量に貯わえられた電荷の分だけの電力消費しか生じ
ないので消費電力が極めて小さい。
除々に導通させて、トランジスタＱｌ，Ｑ２のソースＲ
およびＳの電位を下げて、ノードＰ，Ｔの電位をさらに
増巾する。一方、トランジスタＱ３，Ｑ４がカツトオフ
している間にクロツクφ２によ勺トランジスタＱ５，Ｑ
６が導通し、ビツト線Ｄ，５を高レベルにチヤージアツ
プする。ビツト線Ｄ，Ｄを十分な高レベルにチヤージ・
アツプした後クロツクφ２によりトランジスタＱ５，Ｑ
６はカツトオフし次に、再びクロツクφ１を高レベルに
してトランジスタＱ３，Ｑ４を導通させる。このとき、
既にノードＰとＴには読取り信号を前増巾した電位差が
存在しており、トランジスタＱ２がＱ１よ勺導通に近い
状態にあるので、トランジスタＱ３，Ｑ４を介して、ビ
ツト線からの電荷供給により、ノードＰの電位は急速に
上昇し、トランジスタＱ２は完全は導通状態になりノー
ドＴの電位を下げるのでトランジスタＱ１は完全に非導
通となる。従つて、ビット線ｂの電位は急速に低下して
、第２の電源のレベルに近づくが、ビツト線Ｄの電位は
トランジスタＱ１が導通しないので殆んど変化せず、高
レベルを維持している。この発明の感加増巾器は、Ｖ１
からＶ２への電流パスが直流的には存在せず、ビツト線
の容量に貯わえられた電荷の分だけの電力消費しか生じ
ないので消費電力が極めて小さい。
なおこの感知増巾器の感度を向上するためには、ゲイン
増加のためトランジスタのＧｍ比９ｍＺｍ１（＝９ｍ４
／９ｍ２）（但し、ＧｍｌはトランジスタＱ１の９ｍ，
９ｍ２はトランジスタＱ２の９ｍ，ｇｍ３はトランジス
タＱ３の９ｍ，９ｍ４はトランジスタＱ４の９ｍを示す
。
増加のためトランジスタのＧｍ比９ｍＺｍ１（＝９ｍ４
／９ｍ２）（但し、ＧｍｌはトランジスタＱ１の９ｍ，
９ｍ２はトランジスタＱ２の９ｍ，ｇｍ３はトランジス
タＱ３の９ｍ，９ｍ４はトランジスタＱ４の９ｍを示す
。
）を小さくとることが望ましく、たとえば０．３〜０．
１にとればよいがこの９ｍ比が小さくなりすぎると感度
は向上しても応答時間卦よび書込み時間が大きくなるの
で、使用情況に応じて、９ｍ比を選ぷとよい。以上説明
したように本発明によれば、極めて高感度にして低い消
費電力の感知増巾器が得られ、極めて有用であることが
理解されよう。
１にとればよいがこの９ｍ比が小さくなりすぎると感度
は向上しても応答時間卦よび書込み時間が大きくなるの
で、使用情況に応じて、９ｍ比を選ぷとよい。以上説明
したように本発明によれば、極めて高感度にして低い消
費電力の感知増巾器が得られ、極めて有用であることが
理解されよう。
第１図は公知の感知増巾器の回路図、第２図は本発明の
一実施例を示す感知増巾器の回路図、第３図は、第２図
の動作説明のための波形概略図である。 Ｑ１〜Ｑ８はトランジスタ、Ｖ１は高レベル電源、Ｖ２
は低レベル電源、φ１，φ２，φ３はクロツク信号であ
る。
一実施例を示す感知増巾器の回路図、第３図は、第２図
の動作説明のための波形概略図である。 Ｑ１〜Ｑ８はトランジスタ、Ｖ１は高レベル電源、Ｖ２
は低レベル電源、φ１，φ２，φ３はクロツク信号であ
る。
Claims (1)
- １ 互いに一方のドレインを他方のゲートに接続した第
１および第２のトランジスタと、第１のビット線にドレ
インを、第１のクロック線にゲートを、第１のトランジ
スタのドレインにソースを接続した第３のトランジスタ
と、第２のビット線にドレインを第１のクロック線にゲ
ートを、第２のトランジスタのドレインにソースを接続
した第４のトランジスタと、第１の電源にドレインを、
第２のクロック線にゲートを第３のトランジスタのドレ
インにソースを接続した第５のトランジスタと、第１の
電源にドレインを、第２のクロック線にゲートを第４の
トランジスタのドレインにソースを接続した第６のトラ
ンジスタと、第１のトランジスタのソースにドレインを
、第３のクロック線にゲートを、第２の電源にソースを
接続した第７のトランジスタと、第２のトランジスタの
ソースにドレインを、第３のクロック線にゲートを、第
２の電源にソースを接続した第８のトランジスタとをそ
なえたことを特徴とする感知増巾器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090474A JPS598909B2 (ja) | 1976-07-29 | 1976-07-29 | 感知増巾器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090474A JPS598909B2 (ja) | 1976-07-29 | 1976-07-29 | 感知増巾器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5316532A JPS5316532A (en) | 1978-02-15 |
| JPS598909B2 true JPS598909B2 (ja) | 1984-02-28 |
Family
ID=13999578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51090474A Expired JPS598909B2 (ja) | 1976-07-29 | 1976-07-29 | 感知増巾器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598909B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183408U (ja) * | 1983-05-25 | 1984-12-06 | 横山 輝一郎 | 運搬帯 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH068699B2 (ja) * | 1984-09-12 | 1994-02-02 | 三洋電機株式会社 | 温風暖房機 |
-
1976
- 1976-07-29 JP JP51090474A patent/JPS598909B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183408U (ja) * | 1983-05-25 | 1984-12-06 | 横山 輝一郎 | 運搬帯 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5316532A (en) | 1978-02-15 |
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