JPS6048545A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6048545A JPS6048545A JP58156080A JP15608083A JPS6048545A JP S6048545 A JPS6048545 A JP S6048545A JP 58156080 A JP58156080 A JP 58156080A JP 15608083 A JP15608083 A JP 15608083A JP S6048545 A JPS6048545 A JP S6048545A
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- JP
- Japan
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- instruction
- instruction code
- program
- circuit
- specific
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/324—Display of status information
- G06F11/327—Alarm or error message display
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ストアドブログラム方式のマイクロコンピュ
ータに関する。
ータに関する。
ストアドブログラム方式のマイクロコンピュータは、処
理する飴令コードを記憶する命令配憶回路と、前記命令
記憶回路から読グ出した命令コードを解除する命令解読
回路と、前記命令解読回路の解読結果ＩＣよってマイク
ロコンピータ全体の制御を行う制御回路とによって構成
されている。
理する飴令コードを記憶する命令配憶回路と、前記命令
記憶回路から読グ出した命令コードを解除する命令解読
回路と、前記命令解読回路の解読結果ＩＣよってマイク
ロコンピータ全体の制御を行う制御回路とによって構成
されている。
ここで、命令記憶回路に所定命令コードが記憶されてい
ない状態では、例えば、命令記憶回路が電源を切ると記
憶内容が消えるメモリ素子で構成されている場合で、電
源を入れたときには通常全ての記憶内容が１′−！たは
Ｏとなる。
ない状態では、例えば、命令記憶回路が電源を切ると記
憶内容が消えるメモリ素子で構成されている場合で、電
源を入れたときには通常全ての記憶内容が１′−！たは
Ｏとなる。
又、命令記憶回路が紫外線によって記憶内容が消去でき
るメモリ素子で４′１４成されている場合で、プログラ
ムを消去したときは通常全ての記憶内容が１となる。
るメモリ素子で４′１４成されている場合で、プログラ
ムを消去したときは通常全ての記憶内容が１となる。
すなわち、命令記憶回路に記憶する命令コードが８ピッ
ト単位であるとすれば、命令コードは００Ｈ（末尾のＨ
は１６進数を表わす。）又はＦ Ｆ Ｈとなる。従って
、命令コードを処理の手順に従って並べたプログラムを
命令記憶回路の所定の領域に記１へした状態では、所定
の領域以外は、００■（又はＦ ＦＨの命令コードが記
憶されていることになる。
ト単位であるとすれば、命令コードは００Ｈ（末尾のＨ
は１６進数を表わす。）又はＦ Ｆ Ｈとなる。従って
、命令コードを処理の手順に従って並べたプログラムを
命令記憶回路の所定の領域に記１へした状態では、所定
の領域以外は、００■（又はＦ ＦＨの命令コードが記
憶されていることになる。
ここで、従来のマイクロコンピュータは、命令コードの
全ビットが０の命令は何も実行しないノーオペレーショ
ン命令すなわちＮＯＰ命令とし、命令コードの全ビット
が１の命令は任意の命令、例えば転送命令としていたの
で、命令記憶回路に記憶したプログラムを実行していて
、何らかの原因でプログラムが暴走し、所定の領域以外
の無効な命令コードを実行したとしても検出は不可能で
あるという致命的な欠点があった。
全ビットが０の命令は何も実行しないノーオペレーショ
ン命令すなわちＮＯＰ命令とし、命令コードの全ビット
が１の命令は任意の命令、例えば転送命令としていたの
で、命令記憶回路に記憶したプログラムを実行していて
、何らかの原因でプログラムが暴走し、所定の領域以外
の無効な命令コードを実行したとしても検出は不可能で
あるという致命的な欠点があった。
本発明の目的は、上記欠点を屍去することにより、プロ
グラムが暴走したことを検出し、所定の状態に復帰でき
るマイクロコンピーータを提供することにある。
グラムが暴走したことを検出し、所定の状態に復帰でき
るマイクロコンピーータを提供することにある。
本発明のマイクロコンピー−りは、ストアドブログラム
方式のマイクロコンビーータにおいて、命令コードの全
ビットが０及び全ビットが１である２つの特定命令コー
ドを解読する解読手段と、命令コードが前記特定コード
の場合に、所定の制御を行う制御手段とを備えることか
ら構成される。
方式のマイクロコンビーータにおいて、命令コードの全
ビットが０及び全ビットが１である２つの特定命令コー
ドを解読する解読手段と、命令コードが前記特定コード
の場合に、所定の制御を行う制御手段とを備えることか
ら構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
本実施例は、ストアドブログラム方式のマイクロコンビ
ーータにおいて、命令コードの全ビットが０及び全ビッ
トが１である２つの特定命令コードを解読する解読手段
としての特定命令解読回路１４と、命令コードが前記特
定命令コードの場合に所定の制御を行う制御手段しての
特定命令制御回路１５とを備えることがら構成される。
ーータにおいて、命令コードの全ビットが０及び全ビッ
トが１である２つの特定命令コードを解読する解読手段
としての特定命令解読回路１４と、命令コードが前記特
定命令コードの場合に所定の制御を行う制御手段しての
特定命令制御回路１５とを備えることがら構成される。
なお、同図で１１は命令記憶回路、１２は命令解読回路
、１３は制御回路、１Ｇは命令コード、１７は制御信号
、１８は特定制御信号を示す。
、１３は制御回路、１Ｇは命令コード、１７は制御信号
、１８は特定制御信号を示す。
命令記憶回路１１は、実行すべき命令コードを記憶する
メモリ回路で、プログラムの実行に従って命令コード１
６を出力する。
メモリ回路で、プログラムの実行に従って命令コード１
６を出力する。
命令解読回路１２は命令コード１６を入力とし、命令の
解読を行い、制御信号１７を出力する。
解読を行い、制御信号１７を出力する。
制御回路１３は制御信号１７を入力とし、マイクロコン
ピータ全体の制御を行う。
ピータ全体の制御を行う。
本塁凡例の命令解読回路工１、命令解読回路１２、制御
回路１３は従来のマイクロコンビーータと何ら変わると
ころは無く、種々の回路で実現できる。
回路１３は従来のマイクロコンビーータと何ら変わると
ころは無く、種々の回路で実現できる。
特定命令解読回路１４は、命令コードの全ピ。
トが０及び全ビットが１である２つの特定命令の声゛
解読を行い、特定制御信号１８を出力する。
解読を行い、特定制御信号１８を出力する。
本実施例のマイクロコンピュータの命令コードは８ビツ
トであるため、特定命令解読回路４は、命令コードＯＯ
Ｈ及びＦ Ｆ Ｈｋ ＃読する。
トであるため、特定命令解読回路４は、命令コードＯＯ
Ｈ及びＦ Ｆ Ｈｋ ＃読する。
第２図は特定命令解読回路１４の詳細を示す回路図で、
１９．２０は８人カアンドゲート、１０からエフはそれ
ぞれインバータ、２１は２人力のオアゲート、ビットＯ
からピッｉ命令コード６のビットＯからピッ）７．２２
．２３は論理積信号を示す。
１９．２０は８人カアンドゲート、１０からエフはそれ
ぞれインバータ、２１は２人力のオアゲート、ビットＯ
からピッｉ命令コード６のビットＯからピッ）７．２２
．２３は論理積信号を示す。
アンドゲート１９は命令コード１６のビットＯからビッ
ト７を入力とし、討［ｌ埋積をとシ、論理積信号２２を
出力する。又、命令コード１６のビットＯからビット７
はそれぞれインバーター０から■７に入力される。イン
バーター０からＩ７は、それぞれの入力の論理反転信号
をアンドゲート２０に出力する。ブンドゲー）２０は前
記論理反転信号の論理積をとシ、論理積信号２３を出力
する。
ト７を入力とし、討［ｌ埋積をとシ、論理積信号２２を
出力する。又、命令コード１６のビットＯからビット７
はそれぞれインバーター０から■７に入力される。イン
バーター０からＩ７は、それぞれの入力の論理反転信号
をアンドゲート２０に出力する。ブンドゲー）２０は前
記論理反転信号の論理積をとシ、論理積信号２３を出力
する。
オアゲート２１（ｌ−１：論理積信号２２及び２３を入
力とし、論理和をとシ、特定制御信号８を出力する。
力とし、論理和をとシ、特定制御信号８を出力する。
命令コード１６の全ビットがＯの場合、すなわち、命令
コードのビット０からビット７までが全て論理値０であ
る場合は、インバータエ０かう１７の出力は全て論理値
１となるので、アンドゲート２０の出力である論理積信
号２３は論理値／ １ ／となる。オアゲート２１は、
片方の人力が論理値１となるので、特定制御イに号１８
に論理値１を出力する。
コードのビット０からビット７までが全て論理値０であ
る場合は、インバータエ０かう１７の出力は全て論理値
１となるので、アンドゲート２０の出力である論理積信
号２３は論理値／ １ ／となる。オアゲート２１は、
片方の人力が論理値１となるので、特定制御イに号１８
に論理値１を出力する。
又、命令コード１６の全ビットが１の場合、すなわち、
命令コード１６のビットＯからビアドアまでがすべて論
理値１となるので、アンドゲート１９の出力である論理
積・訂号２２は論ゴ里［直１となる。オアゲート２１は
片方の入力が論理値ｌとなるので、特定制御信号１８に
論理（直１を出力する。
命令コード１６のビットＯからビアドアまでがすべて論
理値１となるので、アンドゲート１９の出力である論理
積・訂号２２は論ゴ里［直１となる。オアゲート２１は
片方の入力が論理値ｌとなるので、特定制御信号１８に
論理（直１を出力する。
以上に述べたように、第２図に示す簡単なゲート回路に
よって特定の命令コード００ ）１及びＦＦｊｌを解読
し、この場合に限って特定制御信号１８に論理値１を出
力できる。
よって特定の命令コード００ ）１及びＦＦｊｌを解読
し、この場合に限って特定制御信号１８に論理値１を出
力できる。
特定命令制御回路１５は、特定制御信号１８が論理値１
の場合に、プログラムの所定番地に強制的に分岐する制
御を行う。
の場合に、プログラムの所定番地に強制的に分岐する制
御を行う。
本実施例では、前記所定番地を００１０番地としておシ
、特定命令制御回路１５は、従来の制御回路１３と同様
の回路で実現できる。
、特定命令制御回路１５は、従来の制御回路１３と同様
の回路で実現できる。
以上の説明から明かたように、本実施例によｈ２ば、何
らかの原因でプログラムが暴走して、所定のメモリ領域
以外の無効な００１（又はＦ ｌ’ １−１の命令コー
ドを実行しようとした場合、特定命令解読回路１４が前
記特定の命令を解読し、特定命令制御回路１５がプログ
ラムの実行を００１ｏ）１番地に移す。０ＯＩＯＨ９地
から異常に対処する処理のグログラムを記憶させておけ
ば、プログラマに対（〜で暴走が起ったことを知らせる
ことができる１、又、特定命令制御回路１５が特定制御
信号１８が論理値１の場合にプログラムの所定番地に強
制的に分岐すると同時に、特定命令コードＯｏＨ又はＦ
Ｆ Ｈの記憶されていた命令記憶回路１１内のメモリ
ｆｊ地を一時的に記憶するようにすることによシ、プロ
グラマに対して、異常が発生した番地を知らせることも
できるので、プログラムの修正が容易に行える。
らかの原因でプログラムが暴走して、所定のメモリ領域
以外の無効な００１（又はＦ ｌ’ １−１の命令コー
ドを実行しようとした場合、特定命令解読回路１４が前
記特定の命令を解読し、特定命令制御回路１５がプログ
ラムの実行を００１ｏ）１番地に移す。０ＯＩＯＨ９地
から異常に対処する処理のグログラムを記憶させておけ
ば、プログラマに対（〜で暴走が起ったことを知らせる
ことができる１、又、特定命令制御回路１５が特定制御
信号１８が論理値１の場合にプログラムの所定番地に強
制的に分岐すると同時に、特定命令コードＯｏＨ又はＦ
Ｆ Ｈの記憶されていた命令記憶回路１１内のメモリ
ｆｊ地を一時的に記憶するようにすることによシ、プロ
グラマに対して、異常が発生した番地を知らせることも
できるので、プログラムの修正が容易に行える。
更に、本実施例では、特定番地に強制的に分岐するよう
に制御を行っているが、特定命令コードを解読した特定
制御信号１６によつ−〔割込み信号を発生して、異常に
対処する処ｔを行タ 割込み処理プログラムに分１反す
るように制御してもよい、。
に制御を行っているが、特定命令コードを解読した特定
制御信号１６によつ−〔割込み信号を発生して、異常に
対処する処ｔを行タ 割込み処理プログラムに分１反す
るように制御してもよい、。
なお、又、前記４’ｒ定命令コードの記憶しである番地
自身に分肢ずゐよう１６１］御し、続く命令の実行を停
止するようにしてもよい。
自身に分肢ずゐよう１６１］御し、続く命令の実行を停
止するようにしてもよい。
以」−１詳細に説明（−だ通り、本発明のマイクロコン
ピー−りば、合音コードの全ビットが０及び全ビ、１・
が１である特定命令コードを解読する解読手段と、その
］ｌ］イ読結果によって所定の’ｒｉ＋ｌＪ御を行う：
：ＩＪ ｕ手段とを備えているので、プログラムが暴走
したことを検出し２、所定の状態に復帰でさるという効
果を崩しでいる。従ッて、プログラムのデパックや、マ
イクロコンピュータを応用した機器の誤動作防止に大き
な効果を発揮する。
ピー−りば、合音コードの全ビットが０及び全ビ、１・
が１である特定命令コードを解読する解読手段と、その
］ｌ］イ読結果によって所定の’ｒｉ＋ｌＪ御を行う：
：ＩＪ ｕ手段とを備えているので、プログラムが暴走
したことを検出し２、所定の状態に復帰でさるという効
果を崩しでいる。従ッて、プログラムのデパックや、マ
イクロコンピュータを応用した機器の誤動作防止に大き
な効果を発揮する。
第１図は本発明の一尖が・１例ｒ不ずブロック図、第２
図は第１図に示す特定命令解読回路の詳細回路図である
。１１・・・・・・命令記憶回路、１２・・・−・・命
令解読回路、１３・・・・・・制御回路、１４・・・・
・・特定命令解読回路、１５・・・・・・特定命令制御
回路、１６・・・・・・命令コード、１７・・・・−・
制御信号、１８・・・・・・特定制御信号、１９，２０
・・・・・・アンドゲート、２１・・・・・・オアゲー
ト、２２．２３・−・・・論理積信号、１０〜丁７・・
・・・・インバータ３゜ 皿７ハ ′２へ。 代理人 弁理士 内 原 −７、ｊ ゛ −７′
図は第１図に示す特定命令解読回路の詳細回路図である
。１１・・・・・・命令記憶回路、１２・・・−・・命
令解読回路、１３・・・・・・制御回路、１４・・・・
・・特定命令解読回路、１５・・・・・・特定命令制御
回路、１６・・・・・・命令コード、１７・・・・−・
制御信号、１８・・・・・・特定制御信号、１９，２０
・・・・・・アンドゲート、２１・・・・・・オアゲー
ト、２２．２３・−・・・論理積信号、１０〜丁７・・
・・・・インバータ３゜ 皿７ハ ′２へ。 代理人 弁理士 内 原 −７、ｊ ゛ −７′
Claims (1)
- 【特許請求の範囲】 段と、命令コードが前記特定命令コードの場合に所定の
制御を行う制御手段とを備えることを特徴とするマイク
ロコンピータ。 （２）命令コードが前記特定命令コードであった場合に
、所定の分岐制御を行う制御手段を備える特許請求の範
囲ｌ第（１）項記載のマイクロコンピュータ。 （３）命令コードが前記特定命令コードであった場合に
、所定の分岐制御を行うと共に前記特定命令コードの記
憶されていた命令記憶回路の番地を一時的に記憶する制
御手段を備える特許請求の範囲第（１）項記載のマイク
ロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156080A JPS6048545A (ja) | 1983-08-26 | 1983-08-26 | マイクロコンピユ−タ |
| US06/644,631 US4763248A (en) | 1983-08-26 | 1984-08-27 | Microcomputer with a detecting function of a memory access error |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156080A JPS6048545A (ja) | 1983-08-26 | 1983-08-26 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048545A true JPS6048545A (ja) | 1985-03-16 |
Family
ID=15619857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156080A Pending JPS6048545A (ja) | 1983-08-26 | 1983-08-26 | マイクロコンピユ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4763248A (ja) |
| JP (1) | JPS6048545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261127A (ja) * | 1985-09-11 | 1987-03-17 | Sankyo Seiki Mfg Co Ltd | プログラムの暴走回避方法 |
| JPS63129429A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | プログラム異常処理方式 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| US5313606A (en) * | 1991-01-17 | 1994-05-17 | Chips And Technologies, Inc. | System for detecting boundary cross-over of instruction memory space using reduced number of address bits |
| JPH0764784A (ja) * | 1993-08-31 | 1995-03-10 | Nec Corp | マイクロコンピュータ |
| JP2581018B2 (ja) * | 1994-09-12 | 1997-02-12 | 日本電気株式会社 | データ処理装置 |
| US5854928A (en) * | 1996-10-10 | 1998-12-29 | Hewlett-Packard Company | Use of run-time code generation to create speculation recovery code in a computer system |
| JP4279023B2 (ja) * | 2003-03-25 | 2009-06-17 | 富士通株式会社 | 状態表示情報設定回路 |
| KR101649493B1 (ko) * | 2008-09-18 | 2016-08-19 | 삼성전자주식회사 | Ｃｒｃ 길이의 가상 확장 방법 및 장치 |
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| JPS5583945A (en) * | 1978-12-19 | 1980-06-24 | Ricoh Co Ltd | Abnormal action preventing system for unit controlled by microcomputer |
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| US4079453A (en) * | 1976-08-20 | 1978-03-14 | Honeywell Information Systems Inc. | Method and apparatus to test address formulation in an advanced computer system |
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| JPS5835627A (ja) * | 1981-08-26 | 1983-03-02 | Toshiba Corp | メモリデ−タ先取り制御方式 |
| JPS5853775A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | Ｉｃメモリ試験方法 |
| US4546429A (en) * | 1984-12-27 | 1985-10-08 | The United States Of America As Represented By The Secretary Of The Air Force | Interactive communication channel |
-
1983
- 1983-08-26 JP JP58156080A patent/JPS6048545A/ja active Pending
-
1984
- 1984-08-27 US US06/644,631 patent/US4763248A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4763248A (en) | 1988-08-09 |
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