JPS6048614A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS6048614A JPS6048614A JP15625183A JP15625183A JPS6048614A JP S6048614 A JPS6048614 A JP S6048614A JP 15625183 A JP15625183 A JP 15625183A JP 15625183 A JP15625183 A JP 15625183A JP S6048614 A JPS6048614 A JP S6048614A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- differential amplifier
- circuit
- waveform
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はパルス波形の前轍および後縁に対して選択的に
遅ｇｆを変えることが出来る遅延回路に関する。
遅ｇｆを変えることが出来る遅延回路に関する。
デジタル信号を取扱う＃：置たとえばメモリエＣテスタ
などにおいて、アドレスバスに印刀口する複数のパルス
波形のタイミングな槽反よく合わせる回路が含まれてい
る。これをスキュー回路と称し、上記の目的を達成する
ため立上シおよび立下シを独立に可変できる遅延回路が
必要である。
などにおいて、アドレスバスに印刀口する複数のパルス
波形のタイミングな槽反よく合わせる回路が含まれてい
る。これをスキュー回路と称し、上記の目的を達成する
ため立上シおよび立下シを独立に可変できる遅延回路が
必要である。
第１図は従来の遅延回路を示している。差動増幅器１は
肯定側人力２と否定側人力３とを有する。差動増幅器１
の出力端子４から出力されるバノシス波形の立上シ部に
おいては抵抗５とコンダンｆ６とのＲＯ積分回路を通過
する間に時定数ＲＯだけ波形がなまり、差動増幅器９へ
と入力される。また差動増幅器１の出力パルスの立下シ
部釦おいては抵抗５および７とコンデンサ６との積分回
路に上シ、充電された電荷は放電され、立上シの時定数
よルも立下シの時定数が大きくなｐ１立下シ時間は大き
くなる。
肯定側人力２と否定側人力３とを有する。差動増幅器１
の出力端子４から出力されるバノシス波形の立上シ部に
おいては抵抗５とコンダンｆ６とのＲＯ積分回路を通過
する間に時定数ＲＯだけ波形がなまり、差動増幅器９へ
と入力される。また差動増幅器１の出力パルスの立下シ
部釦おいては抵抗５および７とコンデンサ６との積分回
路に上シ、充電された電荷は放電され、立上シの時定数
よルも立下シの時定数が大きくなｐ１立下シ時間は大き
くなる。
抵抗８は差動増幅器９の入力信号のダンパー抵抗でるる
。
。
差動増幅器９は入力信号１０と、直流バイアス電圧ｖＢ
Ｔ１１とによシ差動的に動作するため、その出力１２．
１５は入カバルスの立上り、立下シのスロープに応じて
遅延する。
Ｔ１１とによシ差動的に動作するため、その出力１２．
１５は入カバルスの立上り、立下シのスロープに応じて
遅延する。
この従来技術の持つ欠点はＲＣ積分回路がパルスの立上
シ、立下シに対して同じよりに波形をなまらせるため、
遅延の選択性が劣るということである。
シ、立下シに対して同じよりに波形をなまらせるため、
遅延の選択性が劣るということである。
本発明の目的は従来技術の欠点をなくシ、パルス信号波
形の立上υおよび立下シに対する遅延の選択性を向上さ
せることにある。
形の立上υおよび立下シに対する遅延の選択性を向上さ
せることにある。
パルス信号波形の選択性の向上をはかるために第２図に
おける差動増＋［器出力１７がＬＯレベルからＨｉレベ
ルになる時ダイオードの順方向特性によシ、コンデンサ
に素速く充電して立上シを速くする。またＨルベルから
Ｌｏレベルになる時はダイオードが逆バイアスとな）差
動増幅器へ電流が流れ込むのを防いで、立下りをゆるや
かにする。その結果、立上少時間を立下少時間との差の
大きな波形が得られて、遅延の選択性が改善される。
おける差動増＋［器出力１７がＬＯレベルからＨｉレベ
ルになる時ダイオードの順方向特性によシ、コンデンサ
に素速く充電して立上シを速くする。またＨルベルから
Ｌｏレベルになる時はダイオードが逆バイアスとな）差
動増幅器へ電流が流れ込むのを防いで、立下りをゆるや
かにする。その結果、立上少時間を立下少時間との差の
大きな波形が得られて、遅延の選択性が改善される。
次に実施例忙よシ本発明を図面に基づいて詳しく説明す
る。
る。
第２図は本発明オー実施例の回路構成図である。差動増
幅器１４０入力１５．１６にパルスが差動で入力されて
その出力１７が、ダイオード１８とコンデンサ１９の直
列接続されたインピーダンスに印加される。また、この
終端インピーダンスにはダイオードを動作させるためと
、ＲＣ積分回路を形成するために１抵抗２２ 、２３を
ダイオード１８、コンタクｆ１９に並列接続する。この
回路において、差動増幅器否定側出力１７０レベルがＬ
ｏからＨｌになる時は、ダイオード１８が導通状態とな
シ、コンデンサ１９を短時間で充電する。また差動増幅
器否定側出力１７のレベルがＨｌからＬｏになると、ダ
イオードは逆バイアスが加えられ否導通状態となル、コ
ンデンサに充電された電荷は抵抗２２．２５との積分回
路によシ、（ｂ）のようなパルス波形となり差動増幅器
２１に入力される。差動増幅器２１のｖｔ定側人カバル
ス（ｂ）は、否定側人力２５の直流バイアス電圧ｖＢＴ
と比較、波形整形され、差動増幅器出力端子２６．２７
から出力される。この時ｖＢＴを変化することによシ、
遅延量を得るものでおる。このときスロープのゆるやか
な立下ｐ部において大きな−Ａ延が得られ、また立上少
時間が小さいため、立上シ側の遅延は極めて小さい。抵
抗２０は差動増幅器２１０入力信号の９ンギング発生防
止用である。
幅器１４０入力１５．１６にパルスが差動で入力されて
その出力１７が、ダイオード１８とコンデンサ１９の直
列接続されたインピーダンスに印加される。また、この
終端インピーダンスにはダイオードを動作させるためと
、ＲＣ積分回路を形成するために１抵抗２２ 、２３を
ダイオード１８、コンタクｆ１９に並列接続する。この
回路において、差動増幅器否定側出力１７０レベルがＬ
ｏからＨｌになる時は、ダイオード１８が導通状態とな
シ、コンデンサ１９を短時間で充電する。また差動増幅
器否定側出力１７のレベルがＨｌからＬｏになると、ダ
イオードは逆バイアスが加えられ否導通状態となル、コ
ンデンサに充電された電荷は抵抗２２．２５との積分回
路によシ、（ｂ）のようなパルス波形となり差動増幅器
２１に入力される。差動増幅器２１のｖｔ定側人カバル
ス（ｂ）は、否定側人力２５の直流バイアス電圧ｖＢＴ
と比較、波形整形され、差動増幅器出力端子２６．２７
から出力される。この時ｖＢＴを変化することによシ、
遅延量を得るものでおる。このときスロープのゆるやか
な立下ｐ部において大きな−Ａ延が得られ、また立上少
時間が小さいため、立上シ側の遅延は極めて小さい。抵
抗２０は差動増幅器２１０入力信号の９ンギング発生防
止用である。
第３図はこの実施回路の動作タイムチャートを示したも
ので第３図（ａ）〜（ｄ）は、第２図に×印で示した点
の電気信号波形である。これからＶＤＴを変化した時立
上９、立下ルでの遅延量の変化の差が大きいことから選
択性があることがわかる。
ので第３図（ａ）〜（ｄ）は、第２図に×印で示した点
の電気信号波形である。これからＶＤＴを変化した時立
上９、立下ルでの遅延量の変化の差が大きいことから選
択性があることがわかる。
判・４図は本発明オニ実施例の回路構成図である。図に
おいて各記号は第２図の４！ｒ記号とそれぞれ対応する
。
おいて各記号は第２図の４！ｒ記号とそれぞれ対応する
。
この実施例では第２図の抵抗２２を取シさって、ＯＲ積
分回路の時定数が大きくなシ、よ！７選択性の向上が、
はかれるものである。
分回路の時定数が大きくなシ、よ！７選択性の向上が、
はかれるものである。
第５図は本発明オニ実施例の回路構成図である。図にお
いて各記号は第２図の各記号とそれぞれ対応する。
いて各記号は第２図の各記号とそれぞれ対応する。
この実施例では、ダイオード１８を差動増幅器入力の前
に接続することによシ、第１の実施例とほぼ同様の遅延
特性が得られるものである。
に接続することによシ、第１の実施例とほぼ同様の遅延
特性が得られるものである。
第６図は、本発明オ四実施例の回路構成図でめシ１．ｔ
５図の抵抗２２を取りさす、遅延量をよｐ多く得られる
ようにしたものである。
５図の抵抗２２を取りさす、遅延量をよｐ多く得られる
ようにしたものである。
刀・７，８図はパルス信号波形の前縁、後縁処対する遅
延の選択性の効果について示したもので、オフ図は従来
技術の遅延特性、第８図は本発明回路での遅延特性であ
る。
延の選択性の効果について示したもので、オフ図は従来
技術の遅延特性、第８図は本発明回路での遅延特性であ
る。
パルス波形の立上シに対する遅延量をｔ民ｒ（＆−印）
、立下りに対する遅延蓋をｔｐａ：ｒ（０印）で示す。
、立下りに対する遅延蓋をｔｐａ：ｒ（０印）で示す。
従来例では、ｔｐｄｆに対するｔｐｄｒの変化量が大き
かったが不発明忙よる実施例では差動増幅６２１０入力
波形の立上）が速くなったためｔ の変化量が小さくな
シ、かつダイｄｒ オード１８を付加したことによ”ｐｄｆの変化緻が大よ
くなシ、選択性が大幅に改善された。
かったが不発明忙よる実施例では差動増幅６２１０入力
波形の立上）が速くなったためｔ の変化量が小さくな
シ、かつダイｄｒ オード１８を付加したことによ”ｐｄｆの変化緻が大よ
くなシ、選択性が大幅に改善された。
本発明における実施列では立下シにたいする遅延を説明
したが、位相反転（肯定、否定入出力の入れ替え）を行
なうことにより、立上りだけの遅延を行なうことも可能
である。
したが、位相反転（肯定、否定入出力の入れ替え）を行
なうことにより、立上りだけの遅延を行なうことも可能
である。
第１図は従来例を示す回路構成図、第２図は本発明オー
実施例の回路構成図、第３図は同回路の動作タイムチャ
ート図、第４図は本発明オニ実施例の回路図、第５図は
同じくオニ実施例の回路図、第６図は同じくオ四実施例
の回路図、オフ図は第１図に対する遅延特性線図、第８
図は第２図に対する遅延特性線図でろる。 １ 、９．１４．２１・・・差動増幅器、２．１５・・
・肯定側入力端子、 ３．１６・・・否定側入力端子、 ４．１７・・・差動増幅器否定側出力、５、７．８．２
０．２２．２３・・・抵抗、第 １図 基３ 図 （Ａ） （β）
実施例の回路構成図、第３図は同回路の動作タイムチャ
ート図、第４図は本発明オニ実施例の回路図、第５図は
同じくオニ実施例の回路図、第６図は同じくオ四実施例
の回路図、オフ図は第１図に対する遅延特性線図、第８
図は第２図に対する遅延特性線図でろる。 １ 、９．１４．２１・・・差動増幅器、２．１５・・
・肯定側入力端子、 ３．１６・・・否定側入力端子、 ４．１７・・・差動増幅器否定側出力、５、７．８．２
０．２２．２３・・・抵抗、第 １図 基３ 図 （Ａ） （β）
Claims (1)
- １ 差動増幅回路の一方の入力に４６号１＜ルス、他方
の入力に直流バイアスを印加した構成をもつ遅延回路に
おいて、前記差動増幅回路の信号入力側線路がダイオー
ドとコンデンサの直列接続により終端され、かつ、この
終端インビーダンスは並列接続されたバイアス抵抗を有
することを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15625183A JPS6048614A (ja) | 1983-08-29 | 1983-08-29 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15625183A JPS6048614A (ja) | 1983-08-29 | 1983-08-29 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048614A true JPS6048614A (ja) | 1985-03-16 |
Family
ID=15623690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15625183A Pending JPS6048614A (ja) | 1983-08-29 | 1983-08-29 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072908A (ja) * | 2014-09-30 | 2016-05-09 | オムロン株式会社 | 近接センサ及び遊技機 |
-
1983
- 1983-08-29 JP JP15625183A patent/JPS6048614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072908A (ja) * | 2014-09-30 | 2016-05-09 | オムロン株式会社 | 近接センサ及び遊技機 |
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