JPS6049676A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6049676A JPS6049676A JP58157367A JP15736783A JPS6049676A JP S6049676 A JPS6049676 A JP S6049676A JP 58157367 A JP58157367 A JP 58157367A JP 15736783 A JP15736783 A JP 15736783A JP S6049676 A JPS6049676 A JP S6049676A
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- JP
- Japan
- Prior art keywords
- gate electrode
- electrode
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- mesa
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は半導体装置に係り、特に砒化ガリウム電解効果
トランジスタ（以下ＧａＡｓＦＥＴと呼ぶ）の構造に関
する。
トランジスタ（以下ＧａＡｓＦＥＴと呼ぶ）の構造に関
する。
（ｂ）従来技術と問題点
ＧａＡｓＦＥＴは、半絶縁性のＧａＡｓ基板上に高比抵
抗のＧａＡｓエピタキシャル層よりなるバッファ層を設
け、該バッファ層上に形成した所定の不純物濃度を有す
るｎ型（）ａＡｓエビタギシャル層に能動部が配設され
る。そして該ＧａＡｓＦＥＴに於ては、寄生容量を減少
し高周波特性を向上せしめる手段として、上８ｅ２ｎ型
Ｇ ａ Ａ ｓエピタキシャル層よりなる活性層をメサ
状に形成し、ソース電極。
抗のＧａＡｓエピタキシャル層よりなるバッファ層を設
け、該バッファ層上に形成した所定の不純物濃度を有す
るｎ型（）ａＡｓエビタギシャル層に能動部が配設され
る。そして該ＧａＡｓＦＥＴに於ては、寄生容量を減少
し高周波特性を向上せしめる手段として、上８ｅ２ｎ型
Ｇ ａ Ａ ｓエピタキシャル層よりなる活性層をメサ
状に形成し、ソース電極。
ドレイン電極、ゲート電極に於てトランジスタ動作に寄
与する部分を該メサ状活性領域上に配設し、直接トラン
ジスタ動作ｉこ寄与ぜずしかも大面積を有するので寄生
容量として働く上記各電極のパッド部は前ｄ己バッファ
層上に形成される。なおこの場合メサ状活性領域の側面
に形成される段差部（３０００〜５ｏｏｏＫ程度）で電
極に厚さの減少や断線が生じるのを僻けるため、該メサ
状活性領域の側面部は斜面状若しくは階段状のなだらか
な傾斜を有する側面部に形成される。
与する部分を該メサ状活性領域上に配設し、直接トラン
ジスタ動作ｉこ寄与ぜずしかも大面積を有するので寄生
容量として働く上記各電極のパッド部は前ｄ己バッファ
層上に形成される。なおこの場合メサ状活性領域の側面
に形成される段差部（３０００〜５ｏｏｏＫ程度）で電
極に厚さの減少や断線が生じるのを僻けるため、該メサ
状活性領域の側面部は斜面状若しくは階段状のなだらか
な傾斜を有する側面部に形成される。
第１図第２図は上記構造を有する従来のＧａ Ａ ｓＦ
ＥＴに於ける電極形成後の状態の２例を模式的に表わし
た上面図（イ）及びＡ−Ａ矢視断面図（ロ）で、図中１
はバッファ層、２はメサ状活性領域２ｓはメサ状活性領
域の傾斜した側面部、３はトレーｆ：／電極、４はソー
ス電極、５はゲート電極、５ｒはケート賊極引出し部、
５ｅはゲート電極端部、５ｐはデー１−゛α極パッド部
を示して（・る。ここでゲート電極引出６部５ｒ及びゲ
ート電極端部５ｅかトランジス・りとして機能する部分
５より幅広く形成さ２するのは、ゲー）１を極をパター
ンニングする際のフォトリソゲラフィ工程に於て段差Ｅ
こよりバッファ層上が露光不足になり、該引出し部５ｒ
及び端部５ｅが消滅するのを防止するためである。
ＥＴに於ける電極形成後の状態の２例を模式的に表わし
た上面図（イ）及びＡ−Ａ矢視断面図（ロ）で、図中１
はバッファ層、２はメサ状活性領域２ｓはメサ状活性領
域の傾斜した側面部、３はトレーｆ：／電極、４はソー
ス電極、５はゲート電極、５ｒはケート賊極引出し部、
５ｅはゲート電極端部、５ｐはデー１−゛α極パッド部
を示して（・る。ここでゲート電極引出６部５ｒ及びゲ
ート電極端部５ｅかトランジス・りとして機能する部分
５より幅広く形成さ２するのは、ゲー）１を極をパター
ンニングする際のフォトリソゲラフィ工程に於て段差Ｅ
こよりバッファ層上が露光不足になり、該引出し部５ｒ
及び端部５ｅが消滅するのを防止するためである。
このような従来構造に於ては、各電極のパッド部をバッ
ファ層上に配設したことにより大幅な寄生容量の減少が
なされている。しかしこのような構造に於ても、該Ｉｉ
’ Ｅ Ｔを動作させる除、ｎ型缶Ａｓエピタキシャル
層の厚みの薄い傾斜したメサ状活性領域側面部２ｓは、
ｂｕｉｌｆ−ｉｎ Ｐｏｔｅｎｔｉａｌ及びバイアス電
圧によって大部分が空乏化し、ゲートとソース、ドレイ
ン間の寄生容量（Ｃｇｓ＋ 、 Ｃｇｄりとして働き、
該ＦＥＴの特性を悪く′１−るという難点を持っている
。そして特に素子を高周波化する際（ゲート長が短かく
なる）、ゲート抵抗を増加させすに所定のパワーを得る
手段さして該Ｆ ＦＸＴを、第３図に示す模式図のよう
に、ユニット・ゲート電極ｇの長さを短かくし複数本並
列ｌこ接続した櫛形ゲート構造（Ｓはソース電極、ｄは
ドレイン電極）にした場合Ｉこは、ユニット・ゲート電
極に対するメサ状活性領域５側面部上のゲート電極の面
積比率が高すり、且つケート電極が横切る側面部５、の
数も増すので寄生容量（ｃｇｓＩ 、 Ｃｇｄりが大幅
に増大し、ノイズの増加、ゲインの低下等高周波特性の
低下を招くという問題があった。（０はゲ一ト電極パッ
ド） 又は第２図に示す構造に於ては、上記以外のトランジス
タとして機能していない部分、即ちゲート電極５の引出
し部５ｒが形成されている部分の対向するソース電極が
欠除している部分のドレイン電極とゲート電極の間のメ
サ状活性領域内に寄生容量Ｃｇｄ２が、更に両側にソー
ス電極４を有するゲート電極引出し部５ｒとソース電極
４との間のメサ状活性領域内に寄生容ｆｔｃｇｓ２がそ
れぞれ形成され、第１図に示す構造以上に高周波特性の
低下を招く。
ファ層上に配設したことにより大幅な寄生容量の減少が
なされている。しかしこのような構造に於ても、該Ｉｉ
’ Ｅ Ｔを動作させる除、ｎ型缶Ａｓエピタキシャル
層の厚みの薄い傾斜したメサ状活性領域側面部２ｓは、
ｂｕｉｌｆ−ｉｎ Ｐｏｔｅｎｔｉａｌ及びバイアス電
圧によって大部分が空乏化し、ゲートとソース、ドレイ
ン間の寄生容量（Ｃｇｓ＋ 、 Ｃｇｄりとして働き、
該ＦＥＴの特性を悪く′１−るという難点を持っている
。そして特に素子を高周波化する際（ゲート長が短かく
なる）、ゲート抵抗を増加させすに所定のパワーを得る
手段さして該Ｆ ＦＸＴを、第３図に示す模式図のよう
に、ユニット・ゲート電極ｇの長さを短かくし複数本並
列ｌこ接続した櫛形ゲート構造（Ｓはソース電極、ｄは
ドレイン電極）にした場合Ｉこは、ユニット・ゲート電
極に対するメサ状活性領域５側面部上のゲート電極の面
積比率が高すり、且つケート電極が横切る側面部５、の
数も増すので寄生容量（ｃｇｓＩ 、 Ｃｇｄりが大幅
に増大し、ノイズの増加、ゲインの低下等高周波特性の
低下を招くという問題があった。（０はゲ一ト電極パッ
ド） 又は第２図に示す構造に於ては、上記以外のトランジス
タとして機能していない部分、即ちゲート電極５の引出
し部５ｒが形成されている部分の対向するソース電極が
欠除している部分のドレイン電極とゲート電極の間のメ
サ状活性領域内に寄生容量Ｃｇｄ２が、更に両側にソー
ス電極４を有するゲート電極引出し部５ｒとソース電極
４との間のメサ状活性領域内に寄生容ｆｔｃｇｓ２がそ
れぞれ形成され、第１図に示す構造以上に高周波特性の
低下を招く。
（ｃｌ 発明の目的
本発明は活性領域中に形成されるゲートとソース、ドレ
イン間の寄生容量を減少せしめる構造を提供するもので
あり、その目的上するところは特ｌこ高周波大電力化さ
れるＧａＡｓＦＥＴの高周波特性を向上せしめるにある
。
イン間の寄生容量を減少せしめる構造を提供するもので
あり、その目的上するところは特ｌこ高周波大電力化さ
れるＧａＡｓＦＥＴの高周波特性を向上せしめるにある
。
（山 発明の構成
即ち本発明は半導体装置に於て、砒化ガリウム基体上に
一導電型を有する砒化ガリウムよりなり傾斜した側面を
持つメサ状活性領域が設けられ、該メサ活性領域上に該
砒化ガリウム基体上に延在するゲート電極と、該ゲート
電極を挾むソース電極及びドレイン電極が配設されてな
り、且つ該メサ状活性領域に於けるトランジスタとして
機能しない領域が選択的に除去されてなることを特徴と
する。
一導電型を有する砒化ガリウムよりなり傾斜した側面を
持つメサ状活性領域が設けられ、該メサ活性領域上に該
砒化ガリウム基体上に延在するゲート電極と、該ゲート
電極を挾むソース電極及びドレイン電極が配設されてな
り、且つ該メサ状活性領域に於けるトランジスタとして
機能しない領域が選択的に除去されてなることを特徴と
する。
（ｅｌ 発明の実施例
本発明の要旨は第１図及び第２図に示したように例えば
バッファ層上に側面が傾斜したメサ状活性領域を設け、
該メサ状活性領域上にバッファ層上才で延在するゲート
電極と、該ゲート電極を挾むソース電極及びドレイン電
極が配設される構造のＧａ Ａｓ Ｆ ｌｕ Ｔに於て
、ゲート電極とソース電極及びドレイン電極間に介在し
ているにも係わらずトランジスタ動作ｌこ機能せず、逆
に該ＦＢＴの高周波特性を低下せしめる寄生容量として
働くメサ状活性領域の一部を選択的に除去することにあ
る。
バッファ層上に側面が傾斜したメサ状活性領域を設け、
該メサ状活性領域上にバッファ層上才で延在するゲート
電極と、該ゲート電極を挾むソース電極及びドレイン電
極が配設される構造のＧａ Ａｓ Ｆ ｌｕ Ｔに於て
、ゲート電極とソース電極及びドレイン電極間に介在し
ているにも係わらずトランジスタ動作ｌこ機能せず、逆
に該ＦＢＴの高周波特性を低下せしめる寄生容量として
働くメサ状活性領域の一部を選択的に除去することにあ
る。
該領域の除去に際し、では上記除去の対象になる所定領
域以外なレジスト膜で覆った後、サイドエツチング量の
少ないドライエツチング技術Ｉこよってゲート電極とソ
ース電極及びドレイン電極をマスクにして、これら電極
間に表出している活性領域のみを除去する方法と、サイ
ドエツチング量の大きいウェットエツチング技術によっ
て上記電極間に表出している活性領域に加えてゲート電
極下部の活性領域まで除去する方法とがある。大部分の
寄生容量（Ｃｇｓ 、 Ｃｇｄ ）は前者によって除去
されるが、Ｃｇｓ 、 Ｃｇｄの除去を更に完全ならし
める際には後者の方法が用いられる。
域以外なレジスト膜で覆った後、サイドエツチング量の
少ないドライエツチング技術Ｉこよってゲート電極とソ
ース電極及びドレイン電極をマスクにして、これら電極
間に表出している活性領域のみを除去する方法と、サイ
ドエツチング量の大きいウェットエツチング技術によっ
て上記電極間に表出している活性領域に加えてゲート電
極下部の活性領域まで除去する方法とがある。大部分の
寄生容量（Ｃｇｓ 、 Ｃｇｄ ）は前者によって除去
されるが、Ｃｇｓ 、 Ｃｇｄの除去を更に完全ならし
める際には後者の方法が用いられる。
以下本発明の構造を第４図乃至第７図に示す異なる一実
施例の模式上面図（イ）及び模式断面図（ロ）。
施例の模式上面図（イ）及び模式断面図（ロ）。
（／→１Ｈ１（ホ）、（へ）を用いて詳細に説明する。
なお第４図乃至第７図に於て同一部分は同記号で表わし
てあり、図中１はバッファ層、２はメサ状活性領域（例
えば厚さ３０００〜８０００［Ａ］のｎ型ＧａＡｓより
なる）、２ｓは傾斜した側面部（斜面状若しくは階段状
に形成される〕、３はドレイン電極（例えば金−ゲルマ
ニウムと金の二重層よりなる）、４はソース電極（ドレ
イン電極と同種材料よりなる）、５はゲート電極（アル
ミニウム。
てあり、図中１はバッファ層、２はメサ状活性領域（例
えば厚さ３０００〜８０００［Ａ］のｎ型ＧａＡｓより
なる）、２ｓは傾斜した側面部（斜面状若しくは階段状
に形成される〕、３はドレイン電極（例えば金−ゲルマ
ニウムと金の二重層よりなる）、４はソース電極（ドレ
イン電極と同種材料よりなる）、５はゲート電極（アル
ミニウム。
タングステン、チタン等よりなりショットキ接合を有す
る）、５ｒはゲート電極引出し部、５ｅはゲート電極端
部、５ｐはゲー）［極パッド部を示している。
る）、５ｒはゲート電極引出し部、５ｅはゲート電極端
部、５ｐはゲー）［極パッド部を示している。
第４図の上面図（イｌ、Ａ−Ａ矢視断面図（ロ１．Ｂ−
Ｂ矢視断面図ｐｉは、メサ状活性領域２上のゲート電極
５の一端部刀）らバッファ層１上にゲート電極のパッド
部５ｐが導出される構造に於ける一実施例を示したもの
である。該実施例に於ては上面図（イ）ｊこ理解を容易
にするために斜線を付して表わしたように、ゲート電極
引出し部５ｒ及びゲート電極端部５ｅとドレイン電極３
及びソースｔ＝４との間にそれぞれ表出しているメサ状
活性領域２の傾斜した側面２Ｈが除去され、その間をこ
空間部が形成されている。従って第１図にＣｇｓｘ 、
Ｃｇｄ＋で示した活性領域を介しての寄生容量の大部
分は該構造により除去される。
Ｂ矢視断面図ｐｉは、メサ状活性領域２上のゲート電極
５の一端部刀）らバッファ層１上にゲート電極のパッド
部５ｐが導出される構造に於ける一実施例を示したもの
である。該実施例に於ては上面図（イ）ｊこ理解を容易
にするために斜線を付して表わしたように、ゲート電極
引出し部５ｒ及びゲート電極端部５ｅとドレイン電極３
及びソースｔ＝４との間にそれぞれ表出しているメサ状
活性領域２の傾斜した側面２Ｈが除去され、その間をこ
空間部が形成されている。従って第１図にＣｇｓｘ 、
Ｃｇｄ＋で示した活性領域を介しての寄生容量の大部
分は該構造により除去される。
第５図の上面図（イｌ、Ａ−Ａ矢視断面図（ロ１．Ｂ−
Ｂ矢視断面図ｅ１に示した実施例に於ては、上記ゲート
電極引出し部５ｒ及びゲー）１ｔ＆端部５ｅとドレイン
電極３及びソース電極４との間に表出しているメサ状活
性領域２の傾斜した側面部２．１及び上記と逆向きの斜
線を付して表わしたゲート電極引出し部５ｒ及びゲート
電極端部５ｅ下部のメサ状活性領域２の側面部２ｓ２が
除去され、トランジスタとして機能しないゲート電極引
出し部５ｒとゲート電極端部５ｅの下部から完成に活性
領域が除去されている。従ってこの構造に於ては前記活
性領域を介して生ずる寄生容量Ｃｇｓ 、 Ｃｇｄは完
全に除かれる。
Ｂ矢視断面図ｅ１に示した実施例に於ては、上記ゲート
電極引出し部５ｒ及びゲー）１ｔ＆端部５ｅとドレイン
電極３及びソース電極４との間に表出しているメサ状活
性領域２の傾斜した側面部２．１及び上記と逆向きの斜
線を付して表わしたゲート電極引出し部５ｒ及びゲート
電極端部５ｅ下部のメサ状活性領域２の側面部２ｓ２が
除去され、トランジスタとして機能しないゲート電極引
出し部５ｒとゲート電極端部５ｅの下部から完成に活性
領域が除去されている。従ってこの構造に於ては前記活
性領域を介して生ずる寄生容量Ｃｇｓ 、 Ｃｇｄは完
全に除かれる。
第６図の上面図（イｌ、Ａ−Ａ矢視断面図ｔＯ１，Ｂ−
Ｂ矢視断面図ｅ→、Ｃ−Ｃ矢視断面図に）、Ｄ−Ｄ矢視
断面図（ホ）、Ｅ−Ｅ矢視断面図（ハ）はメサ状活性領
域２上のゲート電極５の中央部からバッファ層１上にパ
ッド部（図示せず）が引出される構造に於ける一実施例
を示したもので、ｉ ′ −−゛ 該実施例の構造 に於ては、上面図（イ１に理解を容易にするために斜線
を付して表わした電極間に表出したトランジスタとして
機能せず寄生容量として働く領域、即ちソース電極４及
びドレイン電極３とゲート電極端部５ｅの間に表出する
活性領域の側面部２ｓｌと、ドレイン電極３が片側のみ
に配設され対向部にソース電極が存在しない部分のゲー
ト電極５０両側に表出する活性領域２ａと、ソース電極
４が両側に配設されているゲート電極引出し部５ｒとソ
ース電極４との間に表出する活性領域２ｂが除去され、
これらの領域にバッファ層１が表出する空間部が形成さ
れる。この構造により第２図にＣｇｓ＋ 、 Ｃｇｓ２
゜Ｃｇｄ＋ 、 Ｃｇｄ２で示した活性領域を介しての
寄生容量の大部分は除去される。
Ｂ矢視断面図ｅ→、Ｃ−Ｃ矢視断面図に）、Ｄ−Ｄ矢視
断面図（ホ）、Ｅ−Ｅ矢視断面図（ハ）はメサ状活性領
域２上のゲート電極５の中央部からバッファ層１上にパ
ッド部（図示せず）が引出される構造に於ける一実施例
を示したもので、ｉ ′ −−゛ 該実施例の構造 に於ては、上面図（イ１に理解を容易にするために斜線
を付して表わした電極間に表出したトランジスタとして
機能せず寄生容量として働く領域、即ちソース電極４及
びドレイン電極３とゲート電極端部５ｅの間に表出する
活性領域の側面部２ｓｌと、ドレイン電極３が片側のみ
に配設され対向部にソース電極が存在しない部分のゲー
ト電極５０両側に表出する活性領域２ａと、ソース電極
４が両側に配設されているゲート電極引出し部５ｒとソ
ース電極４との間に表出する活性領域２ｂが除去され、
これらの領域にバッファ層１が表出する空間部が形成さ
れる。この構造により第２図にＣｇｓ＋ 、 Ｃｇｓ２
゜Ｃｇｄ＋ 、 Ｃｇｄ２で示した活性領域を介しての
寄生容量の大部分は除去される。
第７図の上面図（イ＋、Ａ−Ａ矢視断面図ｔｎ、Ｂ−Ｂ
矢視断面図７４．Ｃ−Ｃ矢視断面図（羽、Ｄ−Ｄ矢視断
面図…、Ｅ−ｇ矢視断面図（へ）は、上記電極間に表出
していたトランジスタとして機能しな〜゛活性領域２Ｓ
ｌ＋２１１＋２ｂに加えて、上記トランジスタとして機
能せず寄生容量きして働く領域のゲート電極５及びその
引出し部５［、その端部５ｅの下部に介在している（イ
喝に逆向きの斜線で表わした活性領域２を除去し、その
部分に空洞を形成する。
矢視断面図７４．Ｃ−Ｃ矢視断面図（羽、Ｄ−Ｄ矢視断
面図…、Ｅ−ｇ矢視断面図（へ）は、上記電極間に表出
していたトランジスタとして機能しな〜゛活性領域２Ｓ
ｌ＋２１１＋２ｂに加えて、上記トランジスタとして機
能せず寄生容量きして働く領域のゲート電極５及びその
引出し部５［、その端部５ｅの下部に介在している（イ
喝に逆向きの斜線で表わした活性領域２を除去し、その
部分に空洞を形成する。
従って該構造に於ては第２図に示された活性領域を介し
ての寄生容ｔ Ｃｇｓ＋ ＊ Ｃｇｓ２＋ Ｃｇｄ＋
、 Ｃｇｄｚは完全に除去される。
ての寄生容ｔ Ｃｇｓ＋ ＊ Ｃｇｓ２＋ Ｃｇｄ＋
、 Ｃｇｄｚは完全に除去される。
（ｆｌ 発明の詳細
な説明したように本発明によれば、メサ状活性領域を有
するＧ ＦＩ Ａｓ Ｆ Ｅ Ｔに於てトランジスタと
して機能せず逆ζこ寄生容量として働く活性領域が選択
的に除去される。
するＧ ＦＩ Ａｓ Ｆ Ｅ Ｔに於てトランジスタと
して機能せず逆ζこ寄生容量として働く活性領域が選択
的に除去される。
従ってＧａＡｓＦＥ’ｌ’に於ける活性領域を介しての
寄生容量が除去されるので、該ＧａＡｓＦｇＴの高周波
特性が大幅【こ改善される。
寄生容量が除去されるので、該ＧａＡｓＦｇＴの高周波
特性が大幅【こ改善される。
第１図、第２図は従来のＧａＡｓＦＥＴの模式上面図（
イ）及び模式断面図（ロ）、第３図は高周波高出力構造
の模式上面図で、第４図乃至第７図は本発明のＧａ Ａ
ｓ Ｆ Ｅ Ｔの模式上面図（イ１及び模式断面図（ロ
）。 Ｉｌｉ 、 Ｈ、困、（へ）である。 図に於て、１はバッファ層、２はメサ状活性領域、２ａ
、２ｂは除去される活性領域、２５はメサ状活性領域の
側面部、２８１，２５２は除去される側面部、３はドレ
イン電極、４はソース電極、５はゲート電極、５ｒはゲ
ート電極引出し部、５ｅはゲート電極端部、５ｐはゲー
ト電極パッド部を示す。 〆） ハ ＋１ 悦ど ］ 大 ミ μ
イ）及び模式断面図（ロ）、第３図は高周波高出力構造
の模式上面図で、第４図乃至第７図は本発明のＧａ Ａ
ｓ Ｆ Ｅ Ｔの模式上面図（イ１及び模式断面図（ロ
）。 Ｉｌｉ 、 Ｈ、困、（へ）である。 図に於て、１はバッファ層、２はメサ状活性領域、２ａ
、２ｂは除去される活性領域、２５はメサ状活性領域の
側面部、２８１，２５２は除去される側面部、３はドレ
イン電極、４はソース電極、５はゲート電極、５ｒはゲ
ート電極引出し部、５ｅはゲート電極端部、５ｐはゲー
ト電極パッド部を示す。 〆） ハ ＋１ 悦ど ］ 大 ミ μ
Claims (1)
- 【特許請求の範囲】 １、砒化ガリウム基体上に一導電型を有する砒化ガリウ
ムよりなり傾斜した側面を持つメサ状活性領域が設けら
れ、該メサ状活性領域上に該砒化ガリウム基体上ζこ延
在するゲート電極と、該ゲート電極を挾むソース電極及
びドレイン電極が配設されてなり、且つ該メサ状活性領
域に於けるトランジスタとして機能しない領域が選択的
に除去されてなることを特徴とする半導体装置。 ２、上記除去される領域が該ソース電極及びドレイン電
極とゲート電極の間に表出する該メサ状活性領域の傾斜
した側面部よりなることを特徴とする特許請求の範囲第
１項記載の半導体装置。 ３ 上記除去される領域が該゛ノース電極及びドレイン
電極ゲート電極の間に表出する該メサ状活性領域の傾斜
した側面部及びゲート電極下部の傾斜した側面部よりな
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 ４、上記除去される領域が該ソース電極及びドレイン領
域とゲート電極との間ｌこ表出する傾斜した側面部と、
ソース、ドレインいずれかの一電極が片側のみに配設さ
れている部分の該ゲート電極周辺部に表出する領域と、
ソース、ドレインいずれかの一電極が両側に配設されて
いる部分の該ゲート電極と該−電極との間に表出する領
域よりなることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ５ 上記除去される領域が該ソース電極及びドレイン領
域とゲート電極との間ｌこ表出する傾斜した側面部及び
該ゲート電極下部の傾斜した側面部と、ソース、ド１ツ
インいずれかの一電極が片側のみに配設されている部分
に於ける該ゲート電極と該−電極さの間に表出する領域
及びゲート電極の下部領域と、ソース、ドレインいずれ
かの一電極が両側に配設されている部分に於ける該ゲー
ト電極との間に表出する領域及びゲート電極の下部領域
とよりなることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157367A JPS6049676A (ja) | 1983-08-29 | 1983-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157367A JPS6049676A (ja) | 1983-08-29 | 1983-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049676A true JPS6049676A (ja) | 1985-03-18 |
Family
ID=15648101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157367A Pending JPS6049676A (ja) | 1983-08-29 | 1983-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049676A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214675A (ja) * | 1986-03-14 | 1987-09-21 | Nec Corp | 半導体装置の電極構造 |
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| JP2024500117A (ja) * | 2020-12-29 | 2024-01-04 | 蘇州能訊高能半導体有限公司 | 半導体装置およびその製造方法 |
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1983
- 1983-08-29 JP JP58157367A patent/JPS6049676A/ja active Pending
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