JPS60501080A - 冗長メモリ回路とその回路をプログラムして検査する方法 - Google Patents

Abstract

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Description

【発明の詳細な説明】 冗長メモリ回路とその回路をプログラムして検査する方法 １１匹Ｌ１ 発明の分野 本発明は全般にストアされた情報をアクセスするための装置に関し、特に冗長メ モリ回路とその回路をプログラムする方法に関するものである。

と　−　ｉの−“ ストアされた情報をアクセスするために、広範な種々の装置が存在している。１ つのタイプの装置は冗長メモリ回路として知られており、それは情報をストアす るためのメモリとストアされた情報をアクセスするための回路を有している。プ ログラム可能な続出専用メモリ（ＰＲＯＭ）　またはランダムアクセスメモリ（ ＲＡＭ）のようなメモリは、通常は相互接続された行と列のマトリックスに配置 されたプログラム可能なデータビット記憶素子の配列を有している。メモリにス トアされている情報をアクセスするために用いられる回路は行と列のアドレスデ コーダを含んでおり、それは行と列のアドレスを受取ってデコードし、それによ って対応する行と列を活動化する。たとえばＰＲＯＭにおいて、各プログラム可 能なデータビット記ｍ素子はヒユーズであって、それは１つの論理レベル、たと えば論理１のデータビットをストアするために“破断″、すなわち開かれてプロ グラムされているか、または他の論理レベル、すなわち論理Ｏのデータビットを ストアするために閉じたまま残されている。冗長メモリ回路は、たとえば半導体 チップ上の集積回路（■σ）として製造することができ、それはＩＣパッケージ 内に収納し得る。

メモリのｗ造において、任意の１つまたはそれ以上の周知の欠陥が起こり得る。

その欠陥は、成る行において情報をストアするために用いることができない成る １つのビットまたは複数のビットを生じる。したがって、冗長メモリ回路は、通 常はその欠陥の行を置換える冗長行とプログラム可能な行アドレスデコーダを有 するメモリを備えて製造サレ、そのデコーダは欠陥行へのアドレスに応答して冗 長行をアクセスするために用いられる。冗長メモリ回路を利用するための通常の アルゴリズムは２つの基本動作を含み、それは第１に欠陥行を回避して、第２に 冗長行を選択する。

１９８１年２月１０日発行のＴｓａｎｇ達の米国特許第４゜２５０．５７０号は 、そのような冗長メモリ回路を開示している。欠陥行を回避Ｊ′るための２つの 実施例が述べられている。２つの実施例のうちの１つは欠陥行をその関連する行 アドレスデコーダから物理的に永久に回避し、一方、他の実施例は欠陥行がアド レスされるときはいつでもその欠陥行をその行アドレスデコーダから電子的に回 避する。

また、Ｔｓａｎｇ達は冗長行を選択するための実施例を開示している。

欠陥行を物理的に回避するための特許の一実施例において、各行アドレスデコー ダとメモリの対応する行との間に付加的な回路が与えられている。この付加的な 回路は、特定の行アドレスデコーダの出力を対応する行へ接続するために、メモ リの外部のプログラム可能なヒユーズと他の成分を含んでいる。メモリ内の欠陥 行が識別された後に、対応する行アドレスデコーダはプログラムする電流をヒユ ーズと他の成分に通すように能動化され、そ礼によってヒユーズを開いて欠陥行 を行アドレスデコーダから物理的に分離する。

欠陥行を物理的に回避する１つの実施例に伴なう問題は、各行アドレスデコーダ とメモリ内の関連する行との間に付加的な回路が必要であるという事実であって 、それはこの回路を支えるＩＣチップ上の大きなスペースの必要性と高い製造コ ストのような不都合を生じる。また、データビットをストアするためにメモリを プログラムするときに、正常なまたは非欠陥の行が回避される可能性競って好ま しくない。これはプログラム電流の結果として起こり得て、その電流はビットを ストアするために正常な行へ与えられ、電流はプログラム可能な外部ヒユーズを 通って流れてそのヒユーズを開け、それによってその正常な行を対応する行アド レスデコーダから物理的に分離する。さらに、欠陥行は対応する行アドレスデコ ーダから分離されるが、メモリの内部でその欠陥行全体、特にプログラムされて いないがまたは閉じられているデーダビット記憶素子はそのメモリマトリックス のすべての列から分離されてはいない。これは、その欠陥行が列に接続されてい る寄生キャパシタンスを有するということを意味する。したがって、正常な行を 読出すとき、欠陥行にも相互接続されている列に結ばれた寄生キャパシタンスも 放電されなければならず、したがって不都合にもメモリアクセスの速度を低下さ せる。

Ｔｓａｎｇ達の他の実施例において、欠陥行を電子的に回避するために、冗長行 アドレスデコーダ、特にＮＡＮＤゲートは関連する冗長行をアクセスする信号を 出力することによって欠陥行へのアドレスに応答する。さらに、この出力信号は 対応する行と関連するすべての他の行アドレスデ」−ダを不能化するようにイン バータを介して接続され、それらのデコーダの１つは欠陥行へのアドレスをも受 取る行アドレスデコーダである。したがって、冗長行以外であって欠陥行を含む すべての行は、欠陥行へのアドレスが冗長行アドレスデコーダによって受取られ たときに電子的に回避される。この実施例に伴なう１つの不都合は、冗長行にス トアされたデータをアクセスするときに遅れが生じ、それによってメモリアクセ ス速度が低下するということである。これは、冗長行へのアクセスが行なわれる 前に他の行アドレスを十分にかつ確実に不能化するためにかなりの時間が必要と されるからである。さらに、上述の実施例のように、その欠陥行の全体が内部的 に列から分離されず、したがって正常な列を読出すときにメモリアクセス速度が 低下するという同じ不都合を生じる。

ＴＳａｎＱ達の実施例にお１いて、冗長行を選択するために、冗長行アドレスデ コーダは冗長行をアクでスするために欠陥行のアドレスをデフ−下するかまたは そのアドレスに応答するようにプログラムされる。デー】−ダの関）重するレコ ーダヒユーズとアドレスバッファは、欠陥行アドレスの各ピッドと関係付けられ ている。本来的に、冗長行アドレスデコーダのプログラムミンクはヒツトごとに 起こり、現在プログラムされつつあるビットに対応するアドレスバッファ以外の すべてのアドレスバッファは高電位レベルに保持される。次に、プログラミング 電流は、関連するデコーダヒユーズの１つをプログラムするために、１つのアド レスバッファに通されるかまたはそのバッファによってシンクされる。残留して いるアドレスバッファに関連する残留デコーダヒユーズは、プログラミング中の いずれのときにおいても高電位レベルに維持されているものを除いて、すべての アドレスバッファと同様にプログラムされる。

冗長行アドレスデコーダの従来のプログラミングに伴なう不都合は、任意のとき において１つを除いたすべてのアドレスバッファが高電位レベルになければなら ないということである。これは重大な多重化の問題を生じ、マルチプレクサは１ つを除くすべてのアドレスバッファへ非常に高い入力電位を同時に切換えなけれ ばならず、これは達成するのが困難である。また、高入力電位のこの多重化は、 冗長打アドレスデコーダのプログラミングの方法を複雑化する。

さらに、冗長行アドレスデコーダのデコーダヒユーズのためのプログラミング電 流は、制御された方法で与えられていない。ずなわち、プログラミング電流は、 ヒユーズが少し開くまで各デコーダヒユーズを通って発達または増大する。これ は、行アドレスのビットを確実に表わす広いギャップを与えるために、プログラ ミングの観点がらして、十分にヒユーズが開かれないかもしれないという不都合 を有する。さらに、その特許の冗長行アドレスデコーダは多重エミッタトランジ スタ（ＭＥＴ）を用い、その出力は冗長行に接続されており、そのＭＥＴは本来 的に低いエミッタ破壊電圧を有している。したがって、冗長行アドレスデコーダ のプログラミング段階において、その冗長行はこのエミッタベース電圧破壊現象 によって望まずしてプログラミング電圧にさらされ得る。したがって、プログラ ミング電圧は最適のものより低い限度に設定されなければならない。

従来の冗長メモリ回路のもう１つの全体的な不都合は、行と列のアドレスを与え るパッドのような典型的なポンディングパッドに加えて、プログラミング電流を 与えるＩＣチップ上のプログラミングパッドが欠陥行を回避するためと冗長行を 選択するために必要とされ、それによって望まずして回路に必要な成分の数が増 大するということである。

また、従来の冗長メモリ回路のプログラミングは、通常は製造プロセスにおいて ″°ウェハソート（ウェハ分類）″として知られる時点において行なわれる。こ の段階で行なわれるとき、そのプログラミング電流は長い針状のプローブを通ら なければならず、そのプローブは望まざる抵抗と誘電の効果を有し、その効果は プログラミング電圧を制限するとともにデコーダヒユーズが開いたときに誘電電 圧のオーバシュートとリンギングを生じて、チップに電圧的なストレスを生じる 。

１１悲１Ｌ 本発明の１つの目的は、ストアされた情報をアクセスするための新規な装置を提 供することである。

本発明のもう１つの目的は、最小の数の成分を有する冗長メモリ回路を提供する ことである。

本発明のさらにもう１つの目的は、メモリの正常な行の回避を避けることである 。

本発明のさらにもう１つの目的は、欠陥行を有するメモリへの高速のアクセスを 提供することであり、すなわち冗長行をアクセスするときにアクセスタイムのロ スをなくずことである。

本発明のさらにもう１つの目的は、欠陥行を回避して冗長行を選択するために冗 長メモリ回路を確実かつ便利にプログラムすることである。

本発明のさらにもう１つの目的は、メモリの欠陥行のアドレスをデコードするた めに、冗長メモリ回路の冗長行アドレスデコーダを容易にプログラムできるよう にすることである。

本発明のさらにもう１つの目的は、冗長メモリ回路のプログラミングのために、 比較的高いプログラミング電圧と電流を与えることができるようにすることであ る。

本発明の付加的な目的、利点および新規な特徴は以下の記述において一部が述べ られ、また一部は以下の説明を調べることによって当該分野に習熟した人達に明 らかとなるであろうし、または本発明の実施によって学ぶことができる。本発明 の目的や利点は、添付された請求の範囲において特に指摘されている手段と組合 せにまっで現実化されて得られる。

発明の説明 本発明の目的に従って前述のことや他の目的を達成するために、ここで実施化さ れて広く述べられるように、この発明の装置は複数の行と列のマトリックスと冗 長行を有するメモリと、複数の行と列をアクセスするためと複数の行のうちの欠 陥行を回避するためにそれぞれ行と列のアドレスを受取ってデコードする行アド レスデコーダ手段と列アドレスデコーダ手段と、冗長行を選択するために行アド レスの任意の１つを受取ってデコードするために冗長行へ接続されているプログ ラム可能なデコーダ手段と、欠陥行の行アドレスをデコードするプログラム可能 なデコーダ手段をプログラムするために列アドレスデコーダ手段へ接続されてい る手段とを含んでいる。

好ましくは、欠陥行全体が複数の列から分離されている。

プログラム可能なデコーダ手段は、デコーダ素子のためにシーケンシャルにプロ グラミング電流を与えるよう、シーケンシャルにアクセスされるプログラム可能 なデコーダ素子を有する複数・のデコーダ列を有することも好ましいことである 。望ましくは、その装置は冗長行の選択とプログラム可能なデコーダ手段の適切 なプログラムを検査するための手段をも含む。

本発明のもう１つの態様において、その目的と対象物に従って、複数の行と複数 の列のマトリクスおよび冗長行を有するメモリにおいて複数の行のうちの欠陥行 を冗長行で置換える方法が与えられ、そのメモリは行ア、ドレスと列アドレスに 応答してアクセス可能であって、その方法は欠陥行アドレスと列アドレスへの行 アドレスに応答してその欠陥行を複数の列から完全に分離するステップと矢幅行 アドレスと列アドレスに応答して冗長行をアクセスづるために欠陥行アドレスで プログラム可能なデコーダ手段をプログラムするステップとを含む。

得られた利益と長所の１ 本発明によれば、メモリをアクセスするのに用いられる行アドレスと列アドレス のデコーダ手段は１つの欠陥行全体を複数の列から分離するため（こも用いられ 、したがって回避アルゴリズムのための付加的な成分を必要とせず、かつ正常な 行へのアクセス速度を低下させないようにその欠陥行を列から完全に分離す、る 。また、本発明は従来の冗長メモリ回路のようにメモリ外部の同様なヒユーズを 必要としないので正常な行を回避することを防ぎ、また高いプログラミング電圧 で冗長行アドレスデコーダをプログラムすることによって冗長行を選択すること もでき、それはこのプログラムが゛ウェハソート″よりむしろ“パッケージレベ ル″において通常のＩＣパッケージピンを介して行なわれ得るからである。さら に、そのようなプログラミングは従来の冗長メモリ回路の多重化問題を生じるこ となしに行ない得て、それはこの機能のために本発明において列アドレスを用い ることから生じる結果である。また、回避と選択のプログラミングは、それが冗 長メモリ回路がＩＣパッケージ内に収納された後に行なわれるので、ユーザまた は製造業者がそのプロゲラミンクを行ない得るという利点を有している。さらに 、欠陥行の回避と冗長行の適切な選択は、いかなる付加的なＩＣパッケージビン を必要とせずにそのパッケージの製造業者またはユーザによって検査され得る。

図面の簡単な説 明細書に組込まれてその一部を形成する添付された図面は本発明の実施例を図解 しており、詳細な説明とともに本発明の詳細な説明する助けとなる。

第１図は本発明を備えた全体のシステムのブロックで図である。

第２図は本発明の装置のブロック図である。

第３図は第２図に示された本発明の回路成分の概略図である。

第４図は第２図の本発明の他の回路成分の概略図である。

第５図は第３図と第４図の関係を示している。

発明の詳細な昔日 ここで、本発明の好ましい実施例が詳細に参照され、その例が添付された図面に 図解されている。

第１図は集積回路（ＩＣ）パッージ１２を有するシステム１０が図解されており 、そのパッケージはストアされた情報をアクｂスするためのプログラム可能な装 置１４を収納している。パッケージ１２はＳＬで全体的に示された信号ライン上 の種々の信号を受取るための複数のビンＰとＳＬ上の種々の信号を発生させるた めの１６で全体的に示された回路を含んでいる。パッケージ１２、特に装置１４ はＳＬ上の信号に応答してプログラムされ、そのようなプログラムの後に回路１ ６から独立した別個の有用な製品となる。

より特定的には、装’ｆｆ１１４は冗長メモリ回路１８を含んでおり、それは説 明される伯の回路成分１９などのほか、メモリ２０を含んでお一部、そのメモリ は複数の行Ｒとその行Ｒと相互接続されている複数の列Ｃのマトリックス２２内 に情報をストアする。−例として、マトリックス２２は少なくとも１つの冗長行 ＲＲ，をも有しており、それは本発明に従って複数の行Ｒ内の欠陥行と置換ねる ように選択し得る。メモリ２０は、たとえばプログラム可能な読出専用メモリ（ ＰＲＯＭ＞またはランダムアクセスメモリ（ＲＡＭ）あるいは他のタイプのプロ グラム可能なメモリであってもよい、。また、冗長メモリ回路１８は集積回路（ ＩＣ）として実施されるよう示されているが、その冗長メモリ回路１８は他のタ イプの実施回路を構成し得ることが認識されよう。

回路１６はＳＬのアドレスライン２６上にアドレスＡ。

・・・ＡＹ・・・△ア・・・を発生するためのアドレス発生器２４を含んでいる 。特に、アドレス発生器２４はＹビット列アドレスへ。−ＡＹを発生し、それら はライン２６からライン２８を通してビンＰ。−ＰＹへ接続されており、またア ドレス発生器２４は（Ｘ−Ｙ）ビット行アドレスＡｙ、１−＋　ＡＸを発生し、 それらはライン２６からライン３０を通してビンＰＹ＋Ｉ　ＰＸへ接続される。

それぞれビンＰ。−Ｐｌで受取られる列アドレスＡ。−ＡｙのビットＡ。−八〇 はそれぞれ複数の列Ｃを識別する。ビットＡｙはまた、さらに述べられるように 、たとえばメモリ２０が１以上の冗長行ＲＲＯを有している場合に用いられる１ つの制御ビットでもある。行アドレスＡｙ＋＋　Ａｘのビット△Ｙｆ＋　ＡＸは それぞれライン３０によってビンｐ　、、＋、ｐ　、へ接続されており、それぞ れ複数の行Ｒを識別する。したがって、たとえば、マトリックス２２が３２の列 Ｃを有するならば、そのとき発生器２４は５ピッ１−の列アドレスＡｏ−へ４を 生じ、Ａ、は制御の目的のためにも用いられる。また、マトリックス２２が１２ ８の行Ｒを有づるならば、そのとき発生器２４は７ビツトの行アドレスＡｓＡ＋ ＋を生じる。

信号発生器３２はＳＬのライン３４上に制御信号を生じる。たとえば、チップ選 択（Ｃ８）信号は信号発生器３２によってライン３４上に生じ、パッケージ１２ のビンＰ。

、に受取られる。プログラミング電圧源３６は、たとえばパッケージ１２のビン Ｐ３　（特定的には図示せず）へ接続されているライン３８を通して、プログラ ミング電圧を供給する。したがって、ビンＰ、は列アドレス△ｏ−Ａ４のビット Ａ、を受取る目的とプログラミング電圧を受取るために用いられる。さらに述べ られるように、Ｃ８は、冗長メモリ回路１８をプログラムするために、ライン３ ８上のプログラミング電圧に応答して生じたプログラミング電流のゲーティング を制御する。

第２図は冗長メモリ回路１８をより詳細に示しており、情報をストアするための ・メモリ２ｏとマトリックス２２を含んでいる。この例において、メモリ２０の マトリックス２２は３２の列Ｃ，−Ｃ，，と１２８の行ＲＯＲＩ２７を有してお り、それらはデータビット記憶素子を構成するプログラム可能な装置ｉ１Ｐ’Ｄ によって相互接続されている。

マトリックス２２はまた、少なくとも１つの冗長行ＲＲ８を含んでおり、それは 複数の行Ｃ０−Ｃ，，を横切って延びておりかつデータをストアするためのプロ グラム可能な装置ＰＤを有している。その冗長行ＲＲ，がなければ、データは欠 陥行Ｒ８−Ｒ１□７ヘストアされるであろう。さらに示されているように、メモ リ２０はたとえば２つのバンクＢ、と８２へ分割し得る。列Ｃ８−〇＋ｓはバン クＢ１に沿って延び、列Ｃ＋ｓＣｓ＋はバンクＢ２に沿って延びることができる 。さらに述べられるように、ビット△、はバンクＢ、の列Ｃ３−Ｃ＋ｓを活動化 させるために用いることができ、一方、ビットＡ４はバンクＢ２の列Ｃ４６−Ｃ Ｑ　ｊを活動化するために用いることができる。

さらに述べられるように、周知の理由によって、マトリックス２２は１またはそ れ以上の欠陥を有しているかもしれず、それらの欠陥はプログラム可能な装置Ｐ Ｄを介して１またはそれ以上のデータビットをストアするために成る行ＲＯＲＩ ２７を使用不能にする。たとえば、成る欠陥が行Ｒｓｏを情報の記憶のために用 いられることを妨げ得る。したがって、本発明によって、欠陥行Ｒ５ｏは回避さ れて冗長行ＲＲ，が欠陥行Ｒｓｏと置換わるように選択される。特に、行Ｒ５ｏ の全体は、プログラム可能な装置ＰＤのプログラミングによって、複数の列Ｃ， −Ｃ，，から分離されるであろう。行Ｒ６−Ｒ４２７が欠陥であるか否かを最初 に検知する方法はよく知られており、″′アレイブランクチェツキング″として 知られているプロセス中に行ない得る。

冗長メモリ回路１８はまた、ビンＰ。−Ｐ、を介して列アドレスＡ。〜△４のビ ットＡ。−Ａ０を受取ってデコードするためと、ビンＰ、を介してＡ、を受取っ てデコードするために列アドレスデコーダ手段４０を有している。冗長メモリ回 路１８はまた、ビンＰｓ　Ｐ＋＋を介して゛行アドレスＡ５−Ａ、、を受取って デコードするために行アドレスデコーダ手段４２を含んでいる。列アドレスＡ。

−Ａ４のＡｏ−△。に応答して、デコーダ手段４ｏはライン４４上に複数の列選 択信号ｃｓｏ−ｃｓ、ｓを出力し、またＡ、に応答してデコーダ手段４０はライ ン４６上にＡ４とＡ４を出力する。

列選択回路（Ｃ８Ｇ）手段４８は、ライン４４上のＣ８゜−Ｃ８１５にそれぞれ 応答して、またライン４６上のＡ４とＡ４に応答して、ライン５０を通して複数 の列Ｃ９−０３１を選択しまたは活動化する。ライン４４からのブランチライン ５２は後述される目的のためにＣ８ｏ　Ｃ８Ｇを運ぶ。

行アドレスデコーダ手段４２は、行ＲＯＲＩ２７上にアクセスまたはドライブす るためにライン５４上にそれぞれ行ドライバ（ＲＤ）信号ＲＤｏ−ＲＤ、　２． を出力することによって、行アドレスＡ３−Ａ１．に応答する。したがって、た とえば、マトリックス２２の１つの列Ｒ全体は行アドレスＡ５　Ａ、＋を保持す ることによってデコーダ手段４２におけるその行へアクセスされ得て、その間Ｃ ８、−ＣＳ、、をジ−ケンシャ“ルに発生するために列アドレスＡｏ　Ａ４をイ ンクリメントするかまたは順序付けし、それによって、１つの行Ｒを横切って接 続されているすべての列Ｃ３−ＣＯ＋をシーケンシャルに選択する。この行と列 のアドレッシングアルゴリズムは、さらに述べられるように、欠陥行Ｒｈｏのよ うな任意の欠陥行Ｒを回避するために用いられる。

冗長メモリ回路１８はまた、冗長行ドライバ（ＲＲＤｏ’）信号を運ぶライン５ ８を介して冗長行ＲＲｏをアクセスするために、プログラム可能な冗長行アドレ スデコーダ手段５６をも含んでいる。デコーダ手段５６は、行アドレス、へｓＡ ＋＋の任意の１つを受取ってデコードするために、ライン６０を介して行アドレ スデコーダ手段４２へ接続されている。さらに述べられるように、プログラムさ れるとき、冗長行アドレスデコーダ手段５６は、欠陥行Ｒすなわちこの例の場合 行Ｒｈｏへの行アドレスＡ３−Ａｌ１をデコードし、それによって冗長行ＲＲ， が選択される。

さらに、冗長メモリ回路１８は、欠陥行Ｒｓｏのような任意の欠陥行Ｒ８−Ｒ１ ２７の行アドレスＡ３−Ａ３．をデコードするために、プログラム可能な冗長行 アドレスデコーダ手段をプログラムする手段６２を有している。一般に、プログ ラミング手段６２内ま、ライン６４を介して欠陥行アドレスＡ、−Ａ、、のビッ トをデコーダ手段５６内へそれぞれシーケンシャルにプログラムするために、ラ イン５２上のｃｓｏ−ｃｓ６に応答する。したがって、ライン５２上の列選択信 号の数は少なくとも行アドレスＡ３−Ａｌ１のビットの数に等しく、この例の場 合、行アドレスΔｓＡ＋＋の７ビツトに関してそれぞれ７つの信号Ｃ８゜ＣＳ　 ＆が存在する。

特に、第２図にも示されているように、供給源３６からのライン３８上のプログ ラミング電圧（第１図参照）は、ビンＰ、を介してライン６６によってプログラ ミング手段６２へ接続される。また、信号発侘器３２（第１図参照）からのチッ プ選択信号Ｃ８は、ライン３４とビンＰＣ５を介してライン６８によってプログ ラミング手段６２へ接続サレ・プログラミング手段６２はライン４６上のＡ４／ Ａ、をも受取る。プログラミング電圧がライン６６上に与え４に応答して、プロ グラミング電流は、列アドレス△。−Ａ４のＡ。−Ａ２から発生されるＣ８．　 Ｃ８＋、に応答して欠陥行アドレスＡｓＡ、＋のビットをプログラムづるために 、ライン６４を介してプログラム手段６２からデコーダ手段５６ヘゲートされる 。したがって、本来的に、ライン５２上のｃｓ、−ｃｓ、のシーケンシャルな発 生はプログラミング手段６２内で多重化機能を与え、ライン６６上のプログラミ ング電圧は欠陥行アドレス△ｓＡ＋＋のビットをデコーダ手段５６内へプログラ ムするためにライン６４上のプログラミング電流をシーケンシャルに生じるよう に用いられる。

もし、もう１つの欠陥行Ｒを置換えるためにメモリ２０が冗長行ＲＲ，ともう１ つの冗長行ＲＲ，（第３図参照）ミンク手段６２によって用いられる。この場合 、プログラミング千綾６２はもう１つの欠陥行アドレスＡ５−Ａ、。

をデコードするためにデコーダ手段５６をプログラムし。

それによって他の冗長行ＲＲ，を選択する。

冗長メモリ回路１８のもう１つの特徴は、冗長行ＲＲ８またはＲＲ，の選択を検 査するためとプログラム可能なデコーダ手段５６の適切なプログラミングを検査 するための手段７０である。手段７０は、ライン７２を介してこの選択と適切な プログラミングを感知するために、ライン４６上のＡ４とＡ４に応答する。その 検査はパッケージ１２上の付加的なビンＰを用いることなく行ない得て、またパ ッケージ１２の製造業者またはユーザによって行なうことができ、これはさらに 十分に後述される。

動作において、通常、冗長メモリ回路１８を有するＩＣパッケージ１２は１つの 冗長行ＲＲ，を備えて製造されたと仮定する。また、上述の゛アレイブランクヂ エッキング″プロセスは行なわれたかまたは行なわれつつあり、さらに行Ｒｓｏ が欠陥であると識別されると仮定する。

そのとぎ、本発明に従って、欠陥行［で、。への行アドレスＡ３−Ａｌ１は、ラ イン５４の１つを通して行Ｒｓｏ上にドライブすることによって応答する行アド レスデコーダ手段４２ヘビンＰｓ　Ｐ、＋を介して供給され、または手段４２に 保持される。次に、この欠陥行アドレス△５−Ａ４．がデコーダ手段４２に保持 されて、列アドレスＡ。−Ａ４がシーケンシャルに発生されてビンＰ。−Ｐ４へ 供給され、そしてバンクＢ、とバンクＢ２をそれぞれ活動化するＡ４とＡ４で複 数の列Ｃ８−Ｃｅ１をそれぞれアクセスするＡ、−Ａ、に応答して、ｃｓ、−ｃ ｓ、、がシーケンシャルに発生される。さらに述べられるように、各列Ｃ８−０ ３１がアクセスされるとき、プログラミング電流は、行Ｒｓｏへ接続された関連 するプログラム可能な装置ＰＤをプログラムまたは開くためにそれぞれの列Ｃ８ −〇〇ｌを介して供給され、それによって欠陥行ＲＳｏ全体が複数の列Ｃ８−０ ３１から物理的に分離される。

今、欠陥行Ｒ５゜が回避され、次に冗長行ＲＲ，が選択されるべきである。冗長 行ＲＲ，を選択するために、欠陥行アドレスＡ３−Ａ４．はビンＰｓ　−Ｐ＋　 ＋で保持される。

次に、列アドレスＡ。−Ａ、が再びシーケンシャルにビンＰ、−Ｐ、へ与えられ 、それによって列アドレスデコーダ手段４０は、ライン４４そしてライン５２上 のＡｏ　Ａ２に応答して、シーケンシャルにｃｓＯ−ｃｓ６を出力する。

プログラミング手段６２は、ライン６８上のＣ８へのＣ８、−ＣＳ６とライン６ ６上のプログラミング電圧に応答して、プログラム可能な冗長行アドレスデコー ダ手段５６へのライン６４上に、プログラミング電流をシーケンシャルにゲート する。その結果、欠陥行Ｒ５゜に関する欠陥行アドレスＡｓＡ、＋の各ビットは 、デコーダ手段５６内へプログラムされる。したがって、デコーダ手段５６はそ のようにプログラムされ、その後は、欠陥行Ｒ’５ｏへの欠陥行アドレス△５Ａ １１が発生されたときはいつでも、デコーダ手段５６と４２の両方が欠陥行Ｒ５ ｏと冗長行ＲＲ０上へドライブするように応答する。しかし、欠陥行Ｒ５０は既 に分離されているので、冗長行ＲＲｏのみが選択される。

欠陥行［で、０が回避されて冗長行ＲＲ、が選択された後に、手段７ｏは上述の 検査機能を実行するために用いることができ、これはさらに十分に後述される。

第３図にさらに詳しく示されているように、列アドレスデコーダ手段４０は、列 アドレスＡ。−八、をそれぞれ入力ライン７６ｏ−７６、上に受取るために、個 々の行アドレスバッファＡＢ、−ＡＢ、からなる列アドレスバッファ７４を含ん でいる。各バッファＡＢ、−ＡＳ、は、それが受取る対応するビットの真および 相補的な論理値をラインｏ−Ａ　４をデコードするためにそれぞれのアドレスバ ッファＡＢ、−△Ｂ、の真および相補的な出力を受取る。したが１つて、デコー ダ８０はライン７６、−７６、上の成る与えられた列アドレスＡ０−△、のＡ。

−Ａ８に応答してそれぞれのライン４４上にＣ３ｏ−Ｃ８，Ｓの任意の１つを出 力し、またライン７６、上のＡ４に応答してライン４６上にＡ４とＡ４を出力す る。

列選択回路手段４８は、それぞれの列Ｃ６−Ｃａ＋へ電流を供給するためにそれ ぞれの列選択回路ｅｓｃ、−ｃｓ’ＩＭを含むとともにショットキダイオード８ ４とショットキダイオード８６を含んでおり、これらのダイオードはバイアスさ れたときにそれぞれの列００　Ｃａ＋ヘプログラミング電流を流すようにゲート するために共通ゲーティングライン８８に接続されている。示されているように 、ダイオード８４はそれぞれＣ８０Ｃ８＋ｓに応答してバイアスされ、一方、ダ イオード８６はΔ、またはム。にょってバイアスされ、これはさらにさらに述べ られる。プログラミング電流′ａ８２は、共通ライン８９上に従来のパアレイプ ログラミング電圧″を受取る。

列選択回路Ｃ８Ｃｏ　Ｃ８Ｃ＋　ｓ　Ｕ）動作ニオイテ、Ａ４は関連するダイオ ード８６をバイアスするために論理１にあると仮定する。このとき、ｃｓｃｏ− ｃｓｃ１５の列選択回路０８ｃｏと関連して、Ｃ８ｏが論理１のときに、関連す るダイオード８４はバイアスされて、電流源８２がらのプログラミング電流は列 Ｃ８に沿って流れるようにゲートされる。Ｃ８ｏが論理Ｏのとき、電流は列Ｃ８ へ流れるようにゲートされはしない。Ａ４が論理１のままの状態で、Ｃ８＋　Ｃ ３＋　ｓにそれぞれ応答して、列選択回路Ｃ８Ｃ＋　Ｃ８Ｃ＋ｓのために同様な 動作が起こる。シーケンシャルに発生させられた列アドレスＡ。−Ａ、のＡｏ、 −Ａ。

に応答して、Ｃ３ｏ−Ｃ８１５がシーケンシャルに発生させられるので、各列Ｃ ８−Ｃｌ３はシーケンシャルにアクオード８６をバイアスするために論理１にあ ると仮定する。

このとぎ、Ｃ８ｏ　Ｃ８＋ｓが発生すれば、上述のように、Ｃ８Ｃ＋　ｂ−ｃｓ ｃ、、の電流源８２からのプログラミング電流は列Ｃ＋ｓ　Ｃａｔに沿って流れ るようにシーケンシャルにゲートされる。

第３図はさらに詳しくメモリ２０をも示しており、特にプログラム可能な装置Ｐ Ｄによって相互接続された複数の行ＲｏＲ＋２７と複数の列Ｃ６−Ｃａｔを有す るマトリックス２２を示している。さらに、冗長行ＲＲｏとも°う１つの冗長行 ＲＲ，も示されており、それらの各々は欠陥行Ｒ，−Ｒ，□７と置換えるために 用いることができる。従来のように、情報の１ビツトは成る列Ｃ８−０８１と成 る行Ｒｏ−Ｒ，□、の間の各交差点またはプログラム可能な装置ＰＤにおいてス トアされる。各プログラム可能な装置１ＮＲ”ａ　ＧＯ−５０１０Ｈ（１０）Ｐ Ｄは、ヒユーズ９２のようなプログラム可能な素子９０と、たとえばショットキ ダイオード９１！Ｉを含んでいる。もしヒユーズ９２がプログラムされていなけ れば、すなわらそれが示されているように閉じたままであれば、これはたとえば 論理Ｏのような１つの論理状態を構成し、もしそのヒユーズがプログラムされて いるか“破断″されていれば、すなわちそれが開かれていれば、これは伯の論理 状態、すなわち論理１を構成する。知られているように、ヒユーズ９２が破断さ れていなければ、各交差点ＰＤにおいて奇生キャパシタンスＣが存在し、それは 成るアドレスされた列Ｃｏ−ｃ、、に沿って充電されなければならない。したが って、そのキャパシタンスは、アドレスされた行Ｒ６−Ｒ１２７に沿って列Ｃｏ −Ｃ５，がシーケンシャルにアドレスされるときに、そのストアされた情報がア クセスされる速度を低下させる。本発明によれば、欠陥行Ｒ５ｏ全体を複数の列 Ｃ３−ＣＪ＋から分離することによって、、その行に寄生キャパシタンスＣが存 在せず、そしてメモリ速度は正常な行Ｒ（第１図に示されている）をアクセスす るときに低下させられない。

第３図に示されているように、欠陥行Ｒｈｏはそれを情報のストレージとして用 いることを妨げる１またはそれ以上の数の周知の欠陥を有することがあり得る。

たとえば、列Ｃ３１と行Ｒｓｏを相互接続するヒユーズ９２が欠陥であり得て、 たとえば、製造された状態でこのとき閉じているべきであるのに開いていること があり得る。あるいは、たとえば、行Ｒｓｏが列Ｃ８と列０９　（特定的には示 さず）間に開いた金属ラインを有し、列Ｃ９−Ｃ８，でストアされるビットが行 Ｒｓｏに沿って読出されるのを妨げることがあり得る。本発明によれば、行Ｒ５ ゜が１つまたはそれ以上のこれらの欠陥を有すると検知されたとき、それはすべ ての関連するヒユーズ９２を開くことによって列ｃｏ−ＣＧ＋から完全に分離さ れ、そしてたとえば冗長行ＲＲＯによって置換えられる。

ここまで述べられた第３図の動作において、従来の゛′アレイブランクチェツキ ング″を用いて、行Ｒｓｏが欠陥であると決定され、行ＲｓｏへのアドレスＡ５ 　Ａ＋＋に応答して、行アドレスデコーダ手段４２によって好ましくアドレスさ れつつある（第２図参照）と仮定する。また、ライン７６４上のＡ４が高で、ラ イン４６上のＡ４が論理１であって、Ｃ３Ｃｏ−Ｃ８ＣＩ　Ｓに関連するダイオ ード８６をバイアスすると仮定する。このとき、列アドレス△、〕−へ４がシー ケンシャルに発生させられて、Ａ。−Ａ、、はＣ８，−Ｃ８，Ｓをシーケンシャ ルに与える。したがって、Ｃ８Ｃｏ　Ｃ８Ｃ＋　ｓのダイオード８４はシーケン シャルにバイアスされて、それによってプログラミング電流は列Ｃ６−Ｃａｂと プログラム可能な装置ＰＤを通してシーケンシャルにアドレスされた行Ｒ５゜へ 流れ、そして行ドライバＲＤ５゜によってシンクさせられる（第４図参照）。

その結果、各列Ｃ８−〇＋ｓと欠陥行Ｒｈｏの間の関連するヒユーズ９２は破断 される。

次に、ライン７６４のＡ４は低にされ、したがってライン４６上のＡ４を論理１ にしてＣ３Ｃ＋　６　Ｃ３ＣＯ＋のダイオード８６をバイアスＪ−る。次に、Ａ ｏ−Ａ、はシーケンシャルにＣ３ｏ−Ｏ８，５を生じるために再び順序付けられ る。したがって、ｃｓｃ、　６−ｃｓｃ、、のダイオード８４はシーケンシャル にバイアスされて、このときプログラミング電流はアドレスされた行Ｒｓｏヘシ ーケンシャルなＣｌ６−ＣＱＩ　とそれぞれのプログラミング装置ＰＤへ流れる 。その結果、残留している列Ｃｌ６−ｃａｔと欠陥行Ｒｓｏの間の関連するヒユ ーズ９２は、それらを開いた状態にプログラムすることによって分離される。

今、欠陥行Ｒｓｏ全体は複数の列Ｃ３−ＣＧｊから分離されている。これによっ て行Ｒ６゜を回避する手順が完了する。欠陥であると検知されて決定された任意 の他の行Ｒも同様に回避することができる。

また、第３図には、メモリ２０内にストアされているデータを読出すために列Ｃ ３−ＣＧ＋をアクセスするための従来の列選択回路Ｃ３Ｃ−ｏ−Ｃ８Ｃ−０，が 示されている。列選択回路ｃｓｃ＝ｏ−ｃｓｃ＝３．は、ライン８９′、それぞ れｃｓ、−ｃｓ、　５によってバイアスされていルタイオード８４−　、　オヨ ヒ（ＣＳ　Ｃ−ｏ　ＣＳ　Ｓ　−＋　ｓのための）Ａ４と（Ｃ８Ｃ＝＋６　Ｃ３ Ｃ−Ｇｌのための）△４によってバイアスされているダイオード８６−を介して 読出電流源８２−を有している。回路ｃｓｃ＝ｏ−ｃｓＣ″。１は、列ＣｏＣ＝ ＋へそれぞれ接続されかつトランジスタＪ。−王８．へそれぞれ接続されている 接続点Ｊ（ｌＪ３１を有している。容易にわかるであろうように、△４が論理１ でＣ３ｏ−Ｃ８１ｂがシーケンシャルに生じるとき、続出電流はソース８２−か らシーケンシャルに与えられて、データを読出すためにＣ３Ｃ−０−Ｃ８Ｃ”＋ ５の接続点Ｊ。−＋Ｊ＋、を介して列Ｃ８−Ｃｌ６へ与えられる。Δ４が論１！ ！１でＣ８ｏ　Ｃ８＋ｂがシーケンシャルに生じるとき、続出電流はデータを読 出すためにソース８２−からｃｓｃ＝、、−ｅｓｃ”８．の接続点Ｊ、６−Ｊ８ ．を介して列ｃｐ６−Ｃ３１ヘシーケンシャルに供給される。

第４図を参照して、行アドレスデコーダ手段４２は、ライン９６ｓ　９６＋　＋ でそれぞれ行アドレスＡｓＡ＋＋を受取るための個々のアドレスバッファＡＢｓ 　ＡＢ＋　１を有する行アドレスバッファ９５を含んでいる。各アドレスバッフ ァＡＢｓ　ＡＢ＋＋の出力は入力の真および相補的な論理値であり、たとえばア ドレスバッファＡ　Ｂ　ｓはライン９８ｇ　、９８ｓ上にそれぞれＡ５とＡ５を 出力する。

各アドレスバッフ？ＡＢｓ−ＡＢ、、は、１つまたはそれ以上の欠陥行アドレス で冗長行アドレスデコータ手段５６をプログラムするためにその出力の１つにお いて受取られるプログラミング電流をシンクさせ、これはさらに述べられる。

デコーダ手段４２の従来の行アドレスデコーダ１００は、それぞれ行Ｒ８−Ｒ４ ２，に接続されたアドレスデコーダラインＡＤＬｏ−ＡＤＬ＋　２７と行ドライ バＲＤｏ−ＲＤ１２７を有している。デコーダライン△ＤＬｏ−△ＤＬ。

オード１０６を有している。各デコーダラインＡＤＬ０−ＡＤＬ＋　２７　ハソ レソレ（ＤｔｒＸ流ｒＡ１１０ｏ　１１０＋　２７を介してデコーダ電流が供給 される。もし、たとえば行ＲＯがアドレスされるべぎであるならば、そのときア ドレス△５−△４．は１１１１１１１であって、行ドライバＲＤＯを介して行Ｒ 。ヘトライブするためにこのアドレスをデコードするＡＤＬ、においでのみ生ず る。同様に、他のラインＡＤＬ、−ΔＤＬ、２　？は独自にそれぞれの行アドレ スＡｓ−Ａ、、をデコードする。

前述のように、行アドレスＡ、−Ａ、、の任意の１つをデコードするようにプロ グラムされ得るプログラム可能な冗長行アドレスデコーダ手段５６は、冗長行Ｒ Ｒｏをアクセスするために冗長行デコーダラインＲＲＤＬｏと冗長行ドライバＲ ＲＤ、を有し、さらにそれぞれＲＲＤＬ、と相互接続されている複数のデコーダ 列（ＤＣ，）ｏ　−（ＤＣ６）Ｏを有している。特に、複数のデコーダ列（ＤＣ ，）ｏ−（ＤＣ６）ｏは、Ｊｉ後にライン１０８ｓ　１０８＋＋を介してアドレ スバッファＡＢｓ　ＪＢｌ、の真の出力部で終端するプログラミング電流ライン １１２ｓ　１１２＋、を含み、さらに最後に線１０８５−１０８．．を介してア ドレスバッファＡＢ５−ＡＢ１１の相補的な出力部にお１１２＋＋を含んでいる 。そのような各プログラミング電流ラインは直列に接続されたショットキダイオ ード１１４とデコーダヒユーズ１１８のようなプログラム可能な素子１１６とを 有している。ラインＲＲＤＬ、はそれぞれのダイオード１２２を介してデコーダ 列（Ｄｃ。）。−（Ｄｃ−ド１２２はそのような各ラインのデコーダヒユーズ１ １８とダイオード１１４との間で接続されている。

同様に、デコーダ手段５６は、ＲＲＤ　Ｌ　Ｉと相互接続されている複数のデコ ーダ列（ＤＣ６）＋　（ＤＣ６）　１と冗長行ＲＲ，をそれぞれアクセスするた めに、冗長行デコーダラインＲＲＤＬ＋　と冗長行ドライバＲＲＤ＋を有してい る。複数のデコーダ列（ＤＣ８）　、（ＤＣ６）＋は、接続点１２４を介して最 後にアドレスバッファＡＢＳ−ＡＢ１１の真の出力部で終端するプログラミング 、電流ライン１２０６　１２（）＋＋を含んでおり、さらに接続点１２６を介し て最後にＡＢｓ−ＡＢ、、の相補的な出力部で終端する並列なプログラミング電 流ライン１２０ｓ　１２０＋１を含んでいる。そのような各プログラミング電流 ラインは、図示されているように、同様に直列に接続されたダイオード１１４と デコーダヒユーズ１１８を有している。ラインＲＲＤＬ、は、同様にダイオード １２２を介してデコーダ列（ＤＣ，）、＝　（ＤＣ，）、のそれぞれのラインに 接続されている。

さらに述べられるように、デコーダ列（ＤＣｏ）。−（ＤＣ６）。の各ペアのラ イン１１２５．１〒７５・・・１１陥行アドレスＡ５−Ａ、、に依存してプログ ラムされまたは、破断される。結果としで、冗長行デコーダラインＲＲＤＬｏは 、冗長行ＲＲ，をアクセスするためにその欠陥行アドレスをデコードする。同様 に、デコーダ列（ＤＣ６）。

−（ＤＣＧ　）＋　Ｑ）各ペア（Ｄ−ｙイン１２０５．１２０ｓ　−１もう１つ の欠陥行アドレスＡ５−△１．に依存してプログラムされまたは破断される。結 果として、冗長行デコーダラインＲＲＤ’Ｌ、は、冗長行ＲＲ，をアクセスする ためにこの他方の欠陥行アドレスをデコートする。

プログラミング手段６２は、好ましくは複数のデコーダ列（ＤＣ８＞。−（ＤＣ ６）。へのブ［１グラミング電流の流れをプログラムまたは制御するために、複 数のプ゛ログラミンク回路部分くＰＣ８ｏ）。−（ＰＣ８＆　＞。を含む。

もう一方の複数のプログラミング回路部分（ＰＯ２，）。

（ＰＣ８ｓ　）　１は、複数のデゴーダ列（ＤＣ，）、−（ＤＣら）１へのプロ グラミング電流の流れをプログラムまたは制御するために用いられる。また、手 段６２は、好ましくはすべでのプログラミング回路部分くＰＣ８ｏ＞。

（ＰＣ８ｓ　）　。、（ＰＣ８ｏ）＋　（ＰＯ３６）＋に共通なゲーティング回 路部分（ＧＣ８）を含んでおり、それはプログラミング手段６２によるデコーダ 手段５６へのプログラミング電流のゲーティングを制御ｌする。

各プログラミング回路部分（ＰＣ８ｏ）。−（ＰＯ２，）０と（ＰＣ８ｏ）１− （ＰＯ２，）、は、プログラミング電圧がビンＰ。へ与えられたときに共通ライ ン６６上にプログラミング電圧を受取る（第２図参照）。プログラミング電流部 分（ＰＣ８ｏ　）ｏ　（ＰＣ８Ｇ　）　。は、ライン１３２によってゲートされ たときにライン６６上のプログラミング電圧に応答してそれぞれのデコーダ列（ ＤＣｏ）０−　（ＤＣ，）。ヘライン１３０によってプログラミング電流を供給 するために、それぞれの電流源１２８を有している。本発明のこの態様において 、プログラミング回路部分くＰＣ８ｏ）。−（ＰＯ８６）。はＡ４を運ぶライン ４６の１つとライン１３２の間に接続されたタイオード１３４を有している（第 ２図参照）。もしＡ４が論理Ｏであれば、電流源１２８からのプログラミング電 流はダイオード１３４とライン１３２を介してゲートオフされるであろう。した がって、Ａ４が論理Ｏのときプログラミング回路部分（ＰＳＣ，）。−（ＰＳＣ ，）。のすべてが不能化され、それぞれのデコーダ列（ＤＣ，）ｏ　−（ＤＣ， ；　）ｏへはプログラミング電流が供給されないであろう。一方、もしＡ４が論 理１であれば、ダイオード１３４がバイアスされて、それによってプログラミン グ電流源１２８はデコーダ列（ＤＣ８）。−（ＤＣ６）。ヘライン１３０を通し てプログラミング電流を供給するためにゲートオンされ得る。

（ＰＣ８ｏ）。−（ＰＯ８６）。の他のダイオード１３６は、Ｃ３ｏ−Ｃ８Ｇを 運ぶそれぞれのライン５２とライン１３２との間に接続されている〈第２図参照 ）。Ｃ８゜−ＣＳ、がそれぞれ論理Ｏのとき、電流源１２８からのプログラミン グ電流はライン１３２とダイオード１３６によってゲートオフされ、それによっ てプログラミング電流はデコーダ列（ＤＣｏ）。−（ＤＣ６）。へ供給されない 。

Ｃ３ｏ−Ｃ３Ｇが論理１のとき、ダイオード１３６はバイアスされて、それによ って電流源１２８がグー１〜オンされて、ライン１３０によってデコーダ列（Ｄ Ｃｏ）ｏ−（ＤＣＧ）ｏヘラログラミング電流を供給し得る。Ｃ５ｏ−Ｃ８６は 論理１状態へシーケンシャルに切換えられるので、前述のように、成る与えられ たときにただ１つの電流源１２８がゲートオンされて、対応するデコーダ列（Ｄ Ｃｏ）ｏ−（ＤＣ６）ｏヘラログラミング電流を流すことが許される。これは、 事実上、プログラミング手段６２の多重化機能をなし、それによって電流源１２ ８からのプログラミング電流が多重化またはシーケンシャルに一ゲー１〜オンま たはターンオンされて、そのプログラミング電流はそれぞれのデコーダ列（ＤＣ ８’）。−（ＤＣ６）。へ供給され得る。

この列の順序化の間に、行アドレスバッファＡＢ５−Ａ８１１全体が欠陥行をア ドレスするのに必要な通常の論理レベルにあり、したがって゛従来の冗長メモリ 回路に反しで、高い電圧レベルがＡＢｓ　ＡＢ１＋の入力へ多重化される必要は ない。

各プログラミング回路部９　（ＰＳＣｏ）。−（ＰＣ８Ｇ　）０はダイオード１ ３８をも有しており、それはライン１４０によってゲーティング回路部分ＧＣ８ とライン１３２の間で接続されている。ライン１４０が論理０のとき、電流源１ ２８からのプログラミング電流はライン１３２．ダイオード１３８およびライン １４０を介してグー１ヘオフされ、これはさらに述べられる。ライン１４０が論 理１へ切換えられるとき、ダイオード１３８がバイアスされて、電流源１２８か らのプログラミング電流はそれぞれのデコーダ列（ＤＣｏ）。−（ＤＣ６）。ヘ ライン１３０を通して流れるようにゲートオンされ得る。

デコーダ列＜ＤＣ８＞＋　（ＤＣ６＞＋ヘラログラミング電流を供給するための プログラミング回路部分（ＰＣ８ｏ＞＋　（ＰＣ８ｓ）＋は、プログラミング回 路部分くＰＣ８ｏ　）。−（ＰＯ８６）。と同様である。したがって、（ＰＣ８ ｏ）Ｉ　−（ＰＣ８＋；　）１に関して、電流源１２８はライン６６に接続され ており、ダイオード１３８はそれぞれＣ３ｏ−Ｃ８６を運ぶライン５２へ接続さ れており（第２図参照）、ダイオード１３８はゲーティング制御部分ＧＣ８へ接 続されている。しかし、（ＰＣ８ｏ）、−（ＰＯ８６）＋のダイオード１３４は Ａ４を運ぶライン４６の他のものに接続されている。したがって、（ＰＣ８ｏ＞ １〜（ＰＯ８６）、のダイオード１３４または（ＰＯ３０）θ−（ＰＣ８＋；） 。のどちらかが、複数のデコーダ列（ＤＣｏｆ　−（ＤＣ，）、または複数のデ コーダ列（ＤＣｏ）ｏ−（ＤＣ６）０ヘプログラミング電流を供給するために、 前者の電流源１２８または後者の電流源１２８を能動化させるためにバイアスさ れる。

ゲーティング制御部分ＧＣ８はトランジスタ１４２を含んでおり、そのベースは Ｏ８を運ぶビンＰＣＳヘライン６８を介して接続されている（第２図参照）。ト ランジスタ１４２のコレクタは接続点１４４へ接続されており、エミッタはライ ン１４６によってアースに接続されている。１４８で全体的に示されているトラ ンジスタダイオード経路はプログラミング電圧を運ぶライン６６と接続点１４４ との間に接続されている。もう１つのトランジスタ１５０は接続点１４４の電圧 によってベースがバイアスされており、出力ライン１４０につながる接続点１５ ２へ接続されたコレクタとアースに接続されたエミッタを有している。１５゛　 ４で全体的に示された抵抗ダイオード経路は、接続点１５２と正の供給電圧ＶＣ Ｃへ接続されている。

ＧＣ８の動作において、ライン６８上のＯ８が論理Ｏのとき、トランジスタ１４ ２はバイアスオフされ、それによって、経路１４８内の電流はトランジスタ１５ ０をターンオンするために接続点１４４にバイアス電圧を生じる。その結果、電 流は経路１５４から接続点１５２とトランジスタ１５０を通してアースに流れ、 それによってライン１４０は論理Ｏとなる。Ｃ８が論理１に切換えられるとき、 トランジスタ１４２はターンオンされて、トランジスタ１５００ベース電流は経 路１４８と接続点１４４を通して流れ、さらにライン１４６を介してターンオン された１〜ランジスタ１４２のコレクタを通してアースへ流れ、それによってト ランジスタ１５０はターンオフされる。その結果、接続点１５２とライン１４０ はすべてのダイオード１３８をバイアスするために論理１へ切換えられる。

冗長行ＲＲ０を選択するためのプログラムデコーダ手段５６に一般的な動作にお いて、たとえば欠陥行Ｒｓｏへの欠陥行アドレスＡｓＡ、＋は、アドレスバッフ ァＡ　Ｂ　５−ＡＳ、、へ入力されると仮定する。この欠陥行アドレス△５−Δ ４．のビットの各々の論理１または論理Ｏの状態に依存して、各アドレスバッフ ァＡＢ５−ＡＢ、、の出力Ｏになり、それによってＡＢ＝　ＡＢ１＋はそれらの 論理０のラインを介してプログラミング電流をシンクさせることができる。また 、（ＰＣ８ｏ）。−（ＰＯ８６）。のダイオード１３４をバイアスするためにＡ ４が論理１であると仮定する。

そのとき、比較的高いプログラミング電圧、たとえば２０ボルトがビンＰ、とラ イン６６を介して（ＰＣ８ｏ）。

−（ＰＯ２，）、へ供給される。次に、第１の列アドレスＡ、−Ａ、が発生され て、（ＰＯ２，）。のダイオード１３６をバイアスするためにビットＡ０　Ａ２ がら論理１のＣ８ｏを生じ、一方、ＣＳ　＋　ＣＳ　Ｇは論理Ｏである。そして 、論理１のＣ８がライン６８へ与えられて、ライン１４０を論理１としてダイオ ード１３８がバイアスされる。

その結果、このとき、電流源１２８からのプログラミング電流がデコーダ列＜Ｄ Ｃ８）。へのライン１３０上へゲートされる。

結果として、プログラミング電流は前述のようにビットＡ５の論理状態に依存し て、ライン１１２５またはうイン１１２、を通して流れ、そして関連するヒユー ズ１１８を破断または開いて他のヒユーズ１１８を閉じられたままに残ず。その 結果、破断されていないヒユーズ１１８に接続されているダイオード１２２は冗 長行デコーダラインＲＤＲＬｏと回路状態にある。この点において、１つのビッ ト、ラムされる。

その後、欠陥行アドレスＡ５−Ａ、、のビット八６をプログラムするために、ラ イン６６上のプログラミング電流が低くされて、ライン６８上のＯ８が論理Ｏに 切換えられる。そして、列アドレスＡ。−Ａ、がインクリメントされて論理１　 （７）Ｃ８＋　ヲ生Ｌ；、Ｃ８ｏ、　ｃＳ２−Ｃ８６は論理０である。次に、プ ログラミング電圧はライン６６上で再び高められて、そしてＣ８は論理１へ切換 えられる。その結果、プログラミング電流は（ＤＣＩ　）。（特定的には図示せ ず）へ供給され、前）ホと同様にデコーダヒユーズ（図示せずンの１つが破断さ れて、他のデコーダヒユーズは閉じたままに維持される。

その後に、アドレスバッファＡＢｓ　ＡＢ＋＋に保持されている欠陥行アドレス ＡｓＡ、＋をビットごとにプログラムするために、同様のプロセスが生じる。こ れによって、この例の場合の欠陥行ＲｓｏのためのアドレスデコーダラインＡ　 Ｄ　Ｌ　ｓ。がＡＳＳ−ＡＢ、Ｉに接続されているのと同様に、冗長行デコーダ ラインＲＲＤＬＯがアドレスバッファＡＢ＆　−ＡＢ＋　、へ接続される。した がって、この欠陥行アドレス△ｓＡ＋＋がＡＢ５−ＡＢ＋　、にあるとぎは、そ れは欠陥行Ｒ５ｏの代わりに冗長行ＲＲ，を選択するためにＲＲＤＬｏによって デコードされる。

さらに、ＲＲＤＬ、は、もう一つの欠陥行Ｒｏ　Ｒ＝９、Ｒ５１Ｒ１２７へのも う一つの欠陥行アドレスをデコードするために、同様にプログラムされ得る。こ れを達成するために、他の欠陥行アドレスΔ５Ａ＋＋はＡＢ、−八Ｂ＋＋に保持 され、Ｘ４は（ＰＣ８ｏ＞１−　＜ＰＯ８６）１を活動化するために論理１に保 持される。その結果、プログラミング電流はＲＲＤＬ、をプログラムするために （ＤＣ８）、−（ＤＣ６〉、ヘシーケンシャルにゲートされ得る。

上述のゲーティング機能をプ［１グラムすることによって、プログラミング電流 がゲートオンされる前にライン６６上のプログラミング電圧がその充満値、たと えば２０ポル１−まで上がることを許され、それによって論理１のＣ８がライン ６８上に形成されたときにプログラミング電流の゛′ラッシュ″を生じる。した がって、このプログラミング電流のラッシュは、特定のデコーダヒユーズ１１８ が十分に破断されて開かれ、それによってデコーダ手段５６を確実にプログラム することを保証する。

欠陥行Ｒｓｏを回避して冗長行ＲＲ，を選択するための本発明の全体的な特定の 動作において、行Ｒ５ｏへの行アドレスＡ５〜Ａｌｌが△Ｂｓ−ＡＢ、、へ入力 されることによって″アレイブランクチェツキング″が生じると仮定する。また 、このパアレイブランクチェツキング″プロセスを用いることによって、行Ｒｓ ｏが欠陥であると決定されたと仮定する。

今、欠陥行アドレスＡ、−△１．がアドレス発生器２４によって発生されてＡＢ ５−ＡＢ３．に保持されれば、デコーダ９５のアドレスデコーダラインＡＤＬｓ 。は行ドライバＲＤ５゜を介して行Ｒｓｏ上にドライブすることによって応答す る。そして、列アドレスＡ。−Ａ４はアドレス発生器２４によってシーケンシャ ルに発生されて、八Ｂ。

−ＡＢ、によって受取られる。したがって、列アドレスデコーダ８０は、電流源 ８２から列Ｃ０−Ｃ０１ヘプログラミング電流を与えるために、Ｃ３ｏ−Ｃ’Ｓ １ｓ’＋およびＡ→とＡ４をシーケンシャルに発生する。その結果、列Ｃ３−Ｃ ８，をアドレスされた行Ｒｓｏへ接続しているヒユーズ９２はシーケンシャルに 破断され、それによって行Ｒ５０は列Ｃ８−〇ｓ＋から全体が分離される。

次に、冗長行ＲＲ，を選択するために、欠陥行７１ヘレスＡｓＡ＋＋はアドレス 発生器２４によって発生されてＡ３５−ΔＢ＋＋で保持され続ける。そして、プ ログラム電圧源３６は、ビンＰ、を介してライン６６へプログラミング電流を与 えるために活動化される。次に、アドレス発生器２４は△８ｏ−△Ｂ４で列アド レス△ｏ’　Ａ４を生じるためにインクリメントされ、Δ。−Ａ２を介して論理 １のＣ８ｏを生じる。そして、制御信号発生器３２はライン６８上にＣ８を生じ るために能動化され、それによってデコーダ列（ＤＣｏ）。ヘプログラミング電 流をゲートする。

その後に、プログラミング電圧の供給が停止されて、Ｏ８は論理Ｏに切換えられ る。そして、プログラミング電圧が再び供給源３６によって与えられ、アドレス 発生器２４によって生ぜられた列アドレスＡ。−Ａ４がインクリメントされて、 論理１のＣ８，が生ぜられる。次に、論理１のＯ８が再び発生器３２によって生 ぜられ、そのとき、プログラミング電流はデコーダ列（ＤＣ，＋　）。ヘゲート される。

上記のプロセスは、欠陥行アドレスＡＳ−Ａ、、のヒツトをＲＲＤＬ０内へプロ グラムするためにＣ８６の発生、まで続けられる。さらに、今認識し得るように 、もう１つの欠陥行Ｒがその欠陥行を回避してＲＲＤＬＩをプログラムすること によって冗長行ＲＲ，を選択するとすれば、同様な動作が起こる。

今、少なくとも冗長行ＲＲｏが選択されてＩＣパッケージ１２がプログラムされ ていれば、そのシステム１０はパッケージ製造業者が検査手段７０を用いてこの 選択を検査するために用いられ得る。あるいは、ＩＣパッケージ１２はユーザに 売られて、そのユーザがパッケージ自身のアドレス発生器２４を用いてその検査 を行なうことができ、これは令達べられる。

再び第３図を参照して、検査する手段７０は回路７０Ａと回路７０Ｂを含んでい る。回路７０Ａは、相互接続１６０を介して冗長行ＲＲｏへ接続されておりかつ 相互接続１６２を介して冗長行ＲＲ＋へ接続されているライン１５８に沿って電 流を供給するための電流源１５６を有している。

ダイオード１６４とダイオード１６６はライン１６８に接続されており、そのラ インは接続点１７０へ接続されていば１３ボルトをライン７６、でＡ４の入カバ ツノアへＢ４へ供給することによって、どちらも論理１に強制される。

この高電圧は５ｖのツェナータイオード回路（図示せず）８４はＡ４のアドレス バッファＡ　Ｂ　４において用いられる通常の回路によって論理１になる。この バイアスする条件において、トランジスタ１７２はターンオンされ得る。センス アンプ１７４は、トランジスタ１７２のオン・オフを感知するために、接続点１ ７６を介してトランジスタ１７２のエミッタに接続されている。

回路７０Ｂは、同様に電流源１５６．ダイオード１６４゜ダイオード１６６、ラ イン１６８．接続点１７０．１−ランジスタ１７２．およびセンスアンプ１７４ に接続さｒｔた接続点１７６を有している。しかし、回路７０Ｂの比較し得るラ イン１５８”は相互接続１６０を介して冗長行ＲＲ。

にのみ接続されている。

動作において、冗長メモリ回路１８が行Ｒｓｏのような欠陥行Ｒと置換わる少な くとも１つの冗長行ＲＲ０またはＲＲ，を有していることを検査するために、す べての列Ｃｏ　Ｃｉ＋はＣ８ｏ　Ｃ８＋ｓを論理０にすることによって不活動化 される。そして、ライン１５８と１５８　はたとえば１３ボルトの高電圧をビン Ｐ、を介してＡＢ４へ供給することによって選択され、それによってＡ４とＡ４ は回路７０Ａと回路７０Ｂのダイオード１６４と１６６をバイアスするために論 理１になる。もし冗長行ＲＲ０と冗長行ＲＲ＋のいずれもがアドレスされていな いと仮定すれば、すなわちそれぞれの行ドライバＲＲＤｏとＲＲＤ＋がデコーダ 手段５６を介して保持されていないのでライン１５８と１５８−が行ＲＲｏとＲ Ｒ，から分離されていると仮定すれば、電流源１５６から回路７０Ａと回路７０ Ｂへ電流は流れず、バイアスする電圧はそれぞれのトランジスタ１７２をターン オンするために接続点１７０で生ぜられる。

それぞれのセンスアンプ１７４はトランジスタ１７２のオン状態を感知する。

そのとき、前に示されたように、冗長行ＲＲｏはプログラムされたデコーダ手段 ５６を介してアドレスされる。その結果、ライン１５８とライン１５８−は冗長 行ＲＲｏと接続され、それによって電流源から相互接続１６０を介して冗長行Ｒ Ｒ，へ電流が流れる。したがって、回路７０Ａと回路７０Ｂのトランジスタ１７ ２はターンオフされ、これはそれぞれのセンスアンプ１７４によって感知されて 、それによって冗長行ＲＲ，が活動していることまたは選択されていることを示 す。

次に、冗長行ＲＲ，は、プログラムされたデコーダ手段５６によって活動化され る。このとき、相互接続点１６２を介してライン１５８に沿って電流源１５６か ら冗長行ＲＲ４へ電流が流れ、それによって゛回路７０Ａのトランジスタ１７２ がオフに維持される。しかし、冗長行ＲＲ，がアドレスされていなければ、その とき回路７０Ｂの電流源１５６からの電流はライン１５８−に沿って流れること ができず、したがって回路７０Ｂのトランジスタ１７２はバイアスオンされる。

回路７０Ａのトランジスタ１７２のオフ状態と回路７０Ｂのトランジスタ１７２ のオン状態はそれぞれのセンスアンプ１７４によって感知され、それによって冗 長行ＲＲ＋が活動化または選択されたことを示す。

前には述べられなかったが、たとえば、実際には１つの欠陥行への１つのアドレ スをデコードすべきだＩプのときに多重行Ｒ８−Ｒ７２，へのアドレスをデコー ドするように、プログラム可能なデコーダ手段５６の冗長行デコーダラインＲＲ Ｄ　Ｌ　ｏが不適切にプログラムされるかもしれな０という可能性がある。これ は、たとえば成る与えられたデコーダ列（ＤＣ８）。−（ＤＣ６）０の２つのデ コーダヒユーズ１１８が誤って破断されるかまたは開かれる場合に起こる。先に 示されたように、これら２つのデコーダヒユーズの１つのみが行アドレスＡ５− Ａ、、の成る与えられたビットのために破断されるべきである。さもなく’＝ｔ 、ｕ識し得るであろうように、たとえば２つの独立な行アドレスがそれぞれ論理 １と論理０のビットＡ５を有しかつデコーダ列（ＤＣ，）ｏの両方のデコーダヒ ユーズ１１８が開いているどすれば、これらのビットは同じビットとしてデコー ドされ、これは誤りである。もし任意のデコーダ列（ＤＣｏ　）ｏ　−＜ＤＣ５ ）ｏまたは（ＤＣｏ）、　−（ＤＣ６）１の２つのデコーダヒユーズ１１８が開 かれているとすれば、冗長メモリ回路１１８は不良であって廃棄されるべきかま たは使用されるべきでない。

プログラム可能なデコーダ手段５６が適切にプログラムされてたとえばＲＲＤＬ ｏが１つの行Ｒ８−Ｒ１２７のみをデコードするかどうかを検査するために、以 下のプロセスがビットごとに行なわれなければならない。まず、上述のように、 ライン５８と冗長行ＲＲ，が冗長行アドレス△ｓＡ＋＋に応答して選択される。

次に、行ＲＲｏを選択するために用いられるＡＢｓ　ＡＢ＋　、における行アド レスＡ５−△１．のビットＡ５が補数化される。回路７０△のセンスアンプ１７ ４と回路７０Ｂのセンスアンプ１７４によって感知されるときに、行ＲＲ，がな おち選択されていれば、これはＲＲＤＬ、が１以上のアドレスをデコードしてい ることを示し、これは不適切である。もしこの行アドレスＡｓＡ、＋のビットＡ 、を補数化するときに行ＲＲＯがドライブオンされていなければ、ＲＲＤＬ、は ビットＡ６−△５．に依存して正常であり得る。

したがって、この検査を完了するために、アドレス△５Ａ　＋＋の１つのビット のみが一時に補数化され得る。したがって、この行アドレス△５〜△７．のビッ トＡ５が補数化された後に、それは行ＲＲ，を選択するために以前の補数化され ていない状態に切換えられて戻らなければならない。次に、この行アドレスＡ５ −Ａ、、のビット八〇が補数化される。再び、もし行ＲＲｏが選択されたままで あれば、これはＲＲＤＬ、が１以上のアドレスをデコードしていることを示し、 これは不適切である。もしこの行アドレスＡ５−△４．のビットＡ６を補数化す るときに、行ＲＲ，がドライブオンされていなければ、ＲＲＤＬ、は残りのビッ トＡ７　Ａ＋＋に依存して正常であり得る。この検査プロセスは残りのビット△ ７−Δ１１を通して続けられる。

デコーダラインＲＲＤＬ、の適切なプログラミングを検査するために同様なプロ セスを用い得る。

本発明の好ましい実施例の先の記述は、説明の目的のために示されたものである 。開示された正確な形態に本発明を限定することは意図されておらず、明白な多 くの修正や変更が上記の教示に照らして可能である。実施例は、本発明の原理と その実際の応用を最もよく説明するために選択されて述べられたものであって、 それによって当該分野１こ画然した人達が種々の実施例において本発明を最もよ く利用しかつ意図された特定の利用に対して適するような種々の変更とともに利 用することを可能にする。本発明の範囲は添付された請求の範囲によって決定さ れるべきである。

図面の簡単な説明 浄書（内容に変更なし） ＦＩＧ、Ｉ ＦＩＧ、５ 手続補正書（方式） 昭和６０年３月２７日 頭 特許庁長官殿 １、事件の表示 国際出願番号：　ＰＣＴ／ＵＳ８４１００２６４２、発明の名称 冗長メモリ回路とその回路をプログラムして検査する方法３、補正をする者 事件との関係　特許出願人 任　所　アメリカ合衆国、９４０８８　カリフォルニア州、ザニイベイルピイ・ オウ・ボックス・３４５３、トンプソン・ブレイス、９０１名　称　アドバンス ト・マイクロ・ディバイシズ・インコーホレーテッド代表者　アームストロング 、トーマス・ダブリュ４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一ビル電話　大阪（０６） ３５１−６２３９　（代）氏名弁理士（６４７４）深見久部 ５、補正命令の日付 昭和６０年３月１９日 ６、補正の対象 図面翻訳文 ７、補正の内容 浄書した図面翻訳文を別紙のとおり補充致します。

以上

Claims (1)

【特許請求の範囲】
1. １．　ａ）　情報をストアするためのメモリを備え、前工己メモリは複数の行と 複数の列のマトリックスと冗長行を有し、 ｂ）　前記メモリ内の情報をストアするためと前記複数の行のうちの１つの欠陥 行を回避するために、前記複数の行と前記複数の列をアクセスするために□それ ぞれ行と列のアドレスを受取ってデコードするための行アドレスデコーダ手段と 列アドレスデコーダ手段をさらに備え、前記欠陥行は１つの行アドレスを有して おり、Ｃ）　前記冗長行を選択するために、前記行アドレスの任意の１つを受取 ってデコードするために前記冗長行へ接続されているプログラム可能なデコーダ 手段をさらに備え、ｄ）　前記欠陥行の前記行アドレスをデコードする前記プロ グラム可能なデコーダ手段をプログラムするために前記列アドレスデコーダ手段 へ接続されて０る手段をさらに含むことを特徴とする情報をアクセスするための 装置。 ２、　前記行アドレスデコーダ手段と前記列アドレスデコーダ手段は、前記複数 の列のすべてから前記欠陥行を分離するために前記メモリをアクセスすることを 特徴とする請求の範囲第１項記載の装置。 ３、　前記行アドレスデコーダ手段は前記欠陥行をアクセスし、一方、前記列ア ドレスデーダ手段は前記欠陥ｆ１を前記複数の列の前記すべてから分離するため に前記複数の列をアドレスすることを特徴とする請求の範囲第２項記載の装置。 ４、　前記行アドレスデコーダ手段は、前記複数の行の非欠陥行が前記複数の列 から分離されることを防ぐために、プログラムネ能であることを特徴とする請求 の範囲第２項記載の装置。 ５、　前記列アドレスデコーダ手段とプログラムするための前記手段は、共通な ビンを有していることを特徴とする請求の範囲第１項記載の装置。 ６、　前記共通なピンは前記プログラム可能なデコーダ手段をプログラムするた めにプログラミング電圧を受取ることを特徴とする請求の範囲第５項記載の装置 。 ７、　前記プログラム可能なデコーダ手段は、ａ）　プログラム可能なデコーダ 素子を含む複数のデコーダ列と、 ｂ）　前記複数のデコーダ列と交差して延びかつそれらと接続されているデコー ダラインを備えていることを特徴とする請求の範囲第１項記載の装置。 ８、　前記プログラムする手段は、前記プログラム可能なデコーダ素子をプログ ラムするために、前記複数のデコーダ列の各々をシーケンシャルにアクセスする ことを特徴とする請求の範囲第７項記載の装置。 ９、　前記プログラム可能なデコーダ素子はデコーダヒユーズであることを特徴 とする請求の範囲第８填記載の装置。 １０、　前記プログラムする′手段は、前記プログラム可能なデコーダ手段へプ ログラミング電流をゲー１〜する手段を含むことを特徴とする請求の範囲第１項 記載の装置。 １１、　前記冗長行の選択を検査する手段をさらに備えていることを特徴とする 請求の範囲第１項記載の装置。 １２、　前記プログラム可能なデコーダ手段のプログラミングを検査する手段を さらに備えていることを特徴とする請求の範囲第１項記載の装置。 １３、　前記冗長行の選択と前記プログラム可能なデコーダ手段のプログラミン グを検査する手段をさらに備えていることを特徴とする請求の範囲第１項記載の 装置。 １４、ａ）　複数の行と複数の列のマトリックスを有しかつ前記複数の列を横切 って延びている冗長行を有するプログラム可能なメモリと、 ｂ）　前記複数の行をアクセスするために行アドレスを受取ってデコードするよ うに前記複数の行に接続されている行アドレスデコーダ手段と、 Ｃ）　前記複数の列をアクセスするために列アドレスを受取ってデコードするよ うに前記複数の列に接続されている列アドレスデコーダ□手段を備え、前記行ア ドレスデコーダ手段は１つの行アドレスを有する１つの欠陥行をアクセスして前 記列アドレスデコーダ手段は前記複数の列をシーケンシャルにアドレスし、そし て前記複数の列から前記欠陥行を分離し、 ｄ）　前記複数の行への行アドレスの任意の１つを受取ってデコードするために 、前記行アドレスデコーダ手段と前記冗長行へ接続されているプログラム可能な デコーダ手段をさらに備え、 ｅ）　前記欠陥行への前記行アドレスをデコードするように前記プログラム可能 なデコーダ手段をプログラムするために、前記列アドレスデコーダ手段へ接続さ れて゛いる手段をさらに含むことを特徴とする冗長メモリ回路。 １５、　前記プログラム可能なデコーダ手段は、ａ）　各々が第１のプログラム 可能なデコーダ素子を有する第１のプログラミング電流ラインと第２のプログラ ム可能なデコーダ素子を有する第２のプログラミング電流ラインを含む複数のデ コーダ列と、 ｂ）　前記複数のデコーダ列を横切って延びかつ前記複数のデコーダ列の各々の ために、前記第１のプログラミング電流ラインに接続された第１のダイオードと 、前記第２のプログラミング電流ラインに接続された第２のダイオードとを有す るデコーダラインを備えていることを特徴とする請求の範囲第１４項記載の冗長 メモリ回路。 １６、　前記プログラムする手段は、前記複数のデコーダ列へプログラミング電 流をシーケンシャルに接続する手段を含むことを特徴とする請求の範囲第１５項 記載の冗長メモリ回路。 １７、　前記プログラミング電流は、前記欠陥行アドレスに応答して、前記第１ のプログラミング電流ラインまたは前記第２のプログラミング電流ラインに接続 されることを特徴とする請求の範囲第一１６項記載の冗長メモリ回路。 １８、　前記シーケンシャルに接続される手段は、前記複数のデコーダ列へ前記 プログラミング電流をゲートする手段を含むことを特徴とする請求の範囲第１６ 項記載の冗長メモリ回路。 １９、　前記第１のプログラム可能なデコーダ素子と前記第２のプログラム可能 なデコーダ素子は、デコーダヒユーズであることを特徴とする請求の範囲第１６ 項記載の冗長メモリ回路。 ２０、前記冗長行の選択と前記プログラム可能なデコーダ手段のプログラミング を検査する手段をさらに含むことを特徴とする請求の範囲第１４項記載の冗長メ モリ回路。 ２１、ａ）　複数の行と複数の列のマトリックスを有し、かつ前記複数の列を横 切って延びている第１の冗長行と前記複数の列を横切って延びている第２の冗長 行を有すやプログラム可能な読出専用メモリと、 ｂ）　行アドレスを受取ってデコードするために前記複数の行へ接続されている 行アドレスデコーダ手段と、Ｃ）　列アドレスを受取ってデコードするために前 記複数の列へ接続されている列アドレスデコーダ手段とを備え、前記行アドレス デコーダ手段は少な（とも１つの欠陥行をアクセスして前記列アドレスデコーダ 手段は前記複数の列をシーケンシャルにアクセスし、そして前記複数の列から前 記欠陥行を分離し、 ｄ）　前記複数の行に対応Ｊ−る行アドレスの任意の１つをデコードするために 、前記第１の冗長行と前記第一２の冗長行へ接続されたプログラム可能な冗長行 アドレスデコーダ手段をさらに備え、前記プログラム可能な冗長行アドレスデコ ーダ手段は前記第１の冗長行と前記第２の冗長行のそれぞれのために、 ｉ〉　前記行アドレスデコーダ手段へ接続された第１と第２の複数のデコーダ列 を備え、その各々は第１のプログラム可能なデコーダヒユーズを有する第１のプ ログラミング電流ラインと第２のプログラム可能なデコーダヒユーズを有する第 ２のプログラミング電流ラインを含んでおり、 ｉｉ）　前記複数の第１と第２のデコーダ列を横切って延びておりかつ前記第１ と第２の複数のデコーダ列の各々のために、前記第１のプログラミング電流ライ ンへ接続された第１のダイオードと、前記第２のプログラミング電流ラインへ接 続された第２のダイオードとを有する第１と第２のデコーダラインをさらに含み 、 （ｅ　）　少なくとも前記１つの欠陥行への１つの行アドレスをデコードするよ うに前記プログラム可能な冗長行アドレスデコーダ手段をプログラムするために 、前記列アドレスデコーダ手段へ接続された手段をさらに備え、前記プログラミ ング手段は、１つの行アドレスに応答して前記第１のプログラム可能なデコーダ ヒユーズまたは前記第２のプログラム可能なデーコーダヒユーズをプログラムす るために、それぞれ前記複数のデコーダ列へプログラミング電流をシーケンシャ ルにゲートする手段を含んでいることを特徴とする集積回路。 ２２、　前記第１の冗長行と前記第２の冗長行の前記選択を検査し、かつ前記プ ログラム可能な冗長行アドレスデコーダ手段のプログラミングを検査するための 手段をさらに備えていることを特徴とする請求の範囲第２１項記載の集積回路。 ２３、　複数の行と複数の列のマトリックスおよび冗長行を有しかつ行アドレス と列アドレスに応答してアクセス可能なメモリにおいて、前記複数の行の１つの 欠陥行を前記冗長行と置換える方法であって、 ａ）　前記欠陥行の１つの行アドレスと前記列アドレスに応答して前記複数の列 から前記欠陥行全体を分離し、ｂ）　前記欠陥行アドレスと前記列アドレスに応 答して前記冗長行をアクセスするために、前記欠陥行アドレスを用いてプログラ ム可能な手段をプログラムする方法。 ２４、　前記分離するステップは、 ａ）　前記欠陥行アドレスに応答してその欠陥行をアクセスし、 ｂ）　前記列アドレスに応答して前記複数の列をシーケンシャルにアクセスし、 Ｃ）　前記複数の列のシーケンシャルなアクセシングの各々において前記欠陥行 をプログラムすることを含むのを特徴とする請求の範囲第２３項記載の方法。 ２５、　前記複数の行と前記複数の列はプログラム可能な素子によって相互接続 されており、前記プログラミングのステップは前記欠陥行と前記複数の列を相互 接続しているプログラム可能な素子を開くことを含むのを特徴とする請求の範囲 第２４項記載の方法。 ２６、　プログラム可能な手段をプログラムする前記ステップは、 ａ）　前記プログラム可能な手段へ前記欠陥行アドレスを与え、前記欠陥行アド レスは複数のピッ１〜を有し、ｂ）　前記列アドレスに応答して、前記複数のビ ットの各々のビットのために前記プログラム可能な手段をシーケンシャルにアク セスし、 Ｃ）　シーケンシャルなアクセシングの各々において前記欠陥行アドレスをデコ ードするように前記プログラム可能な手段をプログラムすることを含むのを特徴 とする請求の範囲第２３項記載の方法。 ２７、　シーケンシャルなアクセシングにおいてプログラムするステップは、 ａ）　プログラミング電圧を供給し、 ｂ）　前記プログラミング電圧に応答して、シーケンシャルなアクセシングの各 々において前記プログラム可能な手段へプログラミング電流をゲートすることを 含むのを特徴とする請求の範囲第２６項記載の方法。 ２８、　前記冗長行による前記欠陥行の置換を検査することをさらに含むことを 特徴とする請求の範囲第２３項記載の方法。 ２９、　前記プログラム可能な手段のプログラミングの検査をすることをさらに 含むことを特徴とする請求の範囲第２３項記載の方法。 ３０、複数の行と列のマトリックスおよび１つの冗長行を含みその複数の行の１ つが欠陥であるメモリと、行アドレスに応答して前記複数の行をアクセスするイ ラアドレスデコーダ手段と、列アドレスに応答して前記複数の列をアト□レスす る列アドレスデコーダ手段と、前記冗長行をアクレスするプログラム可能な冗長 行アドレスデコーダ手段とを有する冗長メモリ回路をプログラムする方法であっ て、ａ）　１つの欠陥行アドレスに応答して前記行アドレスデコーダ手段によっ て前記欠陥行をアクセスし、ｂ）　前記列アドレスに応答して前記列アドレスデ コーダ手段で前記複数の列をシーケンシャルにアクセスし、’　ｃ）　前記複数 の列から前記欠陥行全体を分離するために、前記複数の列のシーケンシャルなア クセシングの各々において前記アドレスされた欠陥行をプログラムし、ｄ）　前 記プログラム可能な冗長行アドレスデコーダ手段へ前記欠陥行アドレスを与え、 ｅ）　前記列アドレスに応答して前記プログラム可能な冗長行アドレスデコーダ 手段をシーケンシャルにアクセスし、 ｆ）　前記欠陥行アドレスをデコードするために、前記プログラム可能な冗長行 アドレスデコーダ手段のシーケンシャルなアクセシングの各々において、前記プ ログラム可能な冗長行アドレスデコーダ手段をプログラムすることを含むのを特 徴とする方′法。 ３１、　前記複数の行と列はプログラム可能なヒユーズによって相互接続されて おり、前記アドレスされた欠陥行をプログラムするステップは前記複数の列と前 記欠陥行に交差して接続されているプログラム可能なヒユーズを開くことを含む のを特徴とする請求の範囲第３ｂ項記載の方法。 ３２、　前記行アドレスは複数のビットを有し、前記プログラム可能な冗長行ア ドレスデコーダ手段はデコーダラインと、それぞれ前記デコーダラインに接続さ れた前記行アドレスの複数のビットと関係付けられている複数のデコーダ列を含 み、前記プログラム可能な冗長行アドレスデコーダ手段をシーケンシャルにアク セスするステップは前記複数のデコーダ列をシーケンシャルにアクセスすること を含むのを特徴とする請求の範囲第３０項記載の方法。 ３３、　前記プログラム可能な冗長行アドレスデコーダ手段をプログラムするス テップは、 ａ）　プログラミング電圧を供給し、 ｂ）　前記プログラミング電圧に応答して、前記複数のデコーダ列のシーケンシ ャルなアクセシングの各々において前記複数のデコーダ列へプログラミング電流 をゲートすることを含むのを特徴とする請求の範囲第３２項記載の方法。 ３４、、ａ）　前記冗長行による前記欠陥行の置換を検査し、 ｂ）　前記プログラム可能な冗長行アドレスデコーダ手段の適切なプログラミン グを検査することをさらに含むのを特徴とする請求の範囲第３０項記載の方法。 ３５、、ａ＞　情報をストアするために複数の行と列のマトリックスと１つの冗 長行を有するメモリを備え、前記冗長行は前記複数の行の１つの欠陥行と置換わ り、ｂ）　前記情報をストアして読出すために、前記複数の行と列をアクセスす るために行と列のアドレスを受取るための行アドレスデコーダ手段と列アドレス デコーダ手段をさらに備え、 Ｃ）　前記冗長行を選択するために、前記欠陥行への行アドレスを受取ってデコ ードするために前記冗長行へ接続されているプログラムされたデコーダ手段をさ らに含み、ｄ）　前記冗長行が前記欠陥行と置換ねったかどうかと、前記プログ ラムされたデコーダ手段が前記欠陥行への前記行アドレスに加えて１つの行アド レスに応答するかどうかを感知するための手段をさらに含むことを特徴とする冗 長メモリ回路。 ３６、　前記欠陥行アドレスは複数のビットを有し、前記プログラムされたデコ ーダ手段は前記欠陥行アドレスを受取りかつ複数のペアのプログラム可能なデコ ーダ素子を有しており、前記ペアの各々は前記ビ・ソトの１つと関係付けられて おり、さらに前記感知する手段は前記冗長行が前記受取られた欠陥行アドレスを ビットごとに補数化するのに応答して前記プログラムされたデコーダ手段によっ て回避されるかどうかを感知することを特徴とする請求の範囲第３５項記載の冗 長メモリ回路。 ３７、　複数の行と列のマトリックスと１つの冗長行を有しかつ前記冗長行をア クセスするためのプログラムされたデコーダ手段を有するメモリにおいて、前記 プログラムされたデコーダ手段が前記冗長行に加えて前記複数の行の１つの行を アクセスしているかどうかを決定する方法であって、 ａ）　前記プログラムされたデコーダ手段へ前記欠陥行への１つのアドレスを入 力し、前記欠陥行アドレスは複数のビットを有しており、 ｂ）　前記入力された欠陥行アドレスをビットごとに補数化し、 Ｃ）　前記冗長行が前記欠陥行アドレスの任意のビットを補数化するのに応答し てアクセスされているか否かを感知することを含むのを特徴とする方法。