JPS6255239B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は半導体記憶装置特に製造歩留向上の
ため予備セルを伴つて製造される記憶装置に関す
る。 〔発明の背景〕 64キロビツト動的ランダムアクセス記憶装置
（RAM）や16キロビツト静的RAMのような大規
模集積（LSI）回路はその１集積回路（IC）また
は１チツプ当り10万個以上の能動装置を含むこと
があるが、このように多数の装置をその１個また
はそれ以上に欠陥なく１つのIC上に製造するこ
とは困難である。このような大記憶配列が完全無
欠陥のものしか許容されなければ、１つのIC上
に形成された大型記憶装置の製造歩留は著しく低
くなる。この歩留を上げるため、従来技術は１つ
のチツプ上に形成された記憶配列に欠陥セルを含
む列の代りに用い得る予備（スペア）セル列を含
ませることを教えている（「列」という用語は例
示のために用いたもので、代りに予備の行で欠陥
行を置換し、または予備の行と列で欠陥行列を置
換することもできる。）この置換により、そのす
べての動作現場においては全く欠陥セルのない記
憶配列を製造することができる。 予備セル列を含めて製造された公知の記憶装置
のいくつかは欠陥列を永久的に除いて代りに予備
列で永久的に置換するため選択的に吹き切られる
熔融可能の結線のような手段を含むが、このよう
な永久切断置換手段を用いると、欠陥列と置換し
た予備列に不良素子が含まれておれば、その不良
予備列を切除して他の予備列で置換する手段がな
いという問題がある。従つて例えば集積回路に多
くの予備列が含まれていても、欠陥列に置換され
た最初の予備列に欠陥があれば、そのチツプ上の
残りの予備列から何の利益も用途も得られない。
従つて有効歩留を上げるために多数の予備列を設
ける利点は限られている。 〔発明の概要〕 この問題はこの発明を実施した回路において予
備行（および／または列）で欠陥のある「標準」
行（および／または列）を置換する手段を備え、
その置換手段に所定の優先順位により優先順位の
高い予備行で優先順位の低い欠陥行を置換する付
加手段を含めることにより解決される。 〔詳細な説明〕 以下の説明においては、Ｖ_DDボルトの電位また
はその近傍の信号を任意に論理「１」または
「高」状態、接地電位またはその近傍の信号を任
意に論理「０」または「低」状態と定義する。 第１図の回路は、(1)ｉ行ｊ列（ｉ、ｊはそれぞ
れ行と列の順番を示す整数）に配列された記憶セ
ルMijの標準配列１２と、(2)記憶セルSijの２つの
予備（スペア）行を含む予備配列１４と、(3)出力
が配列１２の行導体Wiに結合されてこれを駆動
する行復器１６と、(4)出力が配列１２と予備配列
１４のビツト線BLjに接続された列復号器１８
と、(5)指定の（優先）順序をもつて予備行で不良
標準行または低優先順位の予備行を選択的に置換
する予備行選択置換器２０により構成された集積
回路（IC）メモリチツプ１０を含んでいる。 配列１２は図示のように動的または静的の記憶
セルをＮ行Ｚ列有し、セルの各行ごとに行導体
Wi、各列ごとに列導体BLjがあつて、行導体はワ
ード線、列導体はビツト線として働らく。図には
各セル列に対し列導体が１本しか示されていない
が、各列導体は各セル列に対して相補情報を伝え
るため２本のビツト線を含み得ることを理解すべ
きである。このような形式の記憶配列は当業者に
公知であつて、その一部は例えば米国特許第
4156940号、第4189782号（以上５トランジスタ静
的記憶セル使用）、第4107556号（１トランジスタ
動的記憶セル使用）、第3714638号（６トランジス
タ静的記憶セル使用）に示されている。上記特許
その他に示された記憶配列の構造および動作は当
業者に公知であり、また記憶配列の読取りおよび
書込み動作も公知であるから、詳述する必要はな
く、行導体Wiに付勢信号を印加すると、その行
のセルMij全部が呼出され（アドレス指定され）
るから、ある列導体BLj上の情報（「高」または
「低」）をその行と列に当るセルMijに書込むこと
ができ、また呼出された（アドレス指定された）
セルの情報をそのセルに対する列導体BLjに読取
ることができる。 予備記憶装列１４は２つの予備セル行SP１，
SP２を含むが、その各行は標準配列１２と同数
の列を有し、また好ましくは各予備セルSijは配
列１２のセルMijと同様である。各予備行はワー
ド線として作用する対応行導体SW１，SW２に
より呼出される。 配列１２のワード線Wiはｒ個のアドレスＡ１
〜Arが印加されるワード復号器１６により選択
的に付勢される。復号器１６はｒ個のアドレス入
力に応じて独特のＮ個（Ｎ＝２^r）までの出力を
生成し得る多数の公知復号器の任意の１つでよ
い。復号器１６にはＮ個のナンドゲートNG１〜
NGNが用いられ、ｒ個のアドレス入力とその補
数を組合せて独特のＮ個の出力を生成する。また
正規素子除勢（NED）線１６１がナンドゲート
NG１〜NGNのそれぞれの一方の入力に接続さ
れ、予備行が付勢されたときそのナンドゲートお
よび復号器１６を除勢するようになつている。配
列１２の行導体にそれぞれ生成するＮ個の独特の
出力は反転緩衝器IR１〜IRNを介して対応する行
導体（ワード線）Wiに接続されている。 列復号器１８もまた１組の入力信号（図示せ
ず）に応動する多数の公知復号器の任意の１つで
よい。復号器１８の出力Ojは配列１２，１４の
各ビツト線BLjに接続されているが、配列１２，
１４の各素子列について１つの出力Ojと１本の
ビツト線BLjが対応する。復号器１８は書込みサ
イクル中にプログラミングしてビツト線の選ばれ
た１つまたはそれ以上に高レベル（Ｖ_DDボルトま
たは論理１）を、残りのビツト線に低レベル（Ｖ
_DDボルトまは論理０）を印加するようにすること
ができる。復号器１８もまた読取りサイクル中に
プログラミングして、呼出された記憶セルからビ
ツト線上に読取られ高レベルまたは低レベルを感
知するようにすることができる。 予備行選択器２０は比較回路２１、予備行優先
順付け復号器２２および標準素子除勢回路２４を
含む。 比較器２１は２つの出力WO１，WO２（すな
わち各予備行に１つずつ）とアドレス入力Ａ１〜
Arを有するプログラミング可能の復号器で、予
め選択された組合せのアドレス入力に応じて出力
WO１、WO２に「選択」出力を生ずるようにプ
ログラミングし得る第４図に示す形式のヒユーズ
セルを含み、予備行で欠陥行を置換するため欠陥
行のアドレスに対応するその出力に付勢信号状態
（例えばWO１またはWO２が低レベル状態）を生
成し得るようにプログラミングすることができ
る。例えば、配列１２の試験中にある標準行が不
良（すなわち１個以上の欠陥素子を含む）と判つ
たとき、比較器２１がその利用し得る出力の一方
（例えばWO１）を不良行がアドレス指定される
と常にそのアドレスに対応して低レベル状態にす
るようにプログラミングする。これは入力Ａ１〜
Arに不良行を表わすアドレスが印加されると同
時に「ヒユーズ」と示された線路の選ばれた１つ
（ZAP線として後述）に特定の電圧を印加するこ
とにより達せられる。すると不良行がアドレス指
定されると必ずこれがプログラミングされた出力
（例えばWO１）に対応する予備行（例えばSP
１）で置換される。またその置換した予備行（例
えばSP１）が不良と判ると、比較器２１は再び
プログラミングされて利用し得る他方の出力（例
えばWO２）を不良行のアドレスに対応して低レ
ベルにするようになつている。 比較器２１の２つの出力WO１，WO２は復号
器２２の２つの入力に印加され、復号器２２の２
つの出力Ｂ，Ｄは反転緩衝器Ｂ１，Ｂ２を介して
各予備行導体SW１，SW２に結合されている。
復号器２２のインバータＩ２２は入力がWO１
に、出力が２入力ナンドゲートＧ２２の一方の入
力に接続され、Ｇ２２の他方の入力はWO２に、
出力Ｂは緩衝器Ｂ１を介して導体SW１に接続さ
れている。出力WO２はまたインバータＩ２３、
Ｉ２４および緩衝器Ｂ２を介して導体SW２に接
続されている。 復号器２２は、予備行SP１よりSP２の方が優
先順位が高くなつて次のようにSP２でSP１を置
換し得るように動作する。 ａ WO１，WO２が高レベル（選択されていな
い）のときは２出力Ｂ，Ｄが高レベル（除勢）
で、２つの予備行は選択されない（SW１＝
SW２＝低）。 ｂ WO１が低レベル（選択されている）で、
WO２が高レベル（選択されていない）のとき
はＢは低レベルに、Ｄは高レベルになり従つて
SW１が高レベルになつてSP１を付勢するが、
SW２は低レベルのままで、SP２は除勢され
る。 ｃ WO２が低レベルのときはWO１の高低に関
係なく復号器２２の出力Ｂが除勢され、（すな
わち高レベルになり、）出力Ｄが付勢される。
このようにWO２が低レベルのときは常にSW
２が高レベルになつてSW１が低レベルにな
る。すなわち、WO２が付勢されると必ず予備
行SP２が選ばれ、SP１は選ばれない。 従つて、復号器２２は予め定められた優先順
位に従つてその付勢入力に応動するように符号
化されていて、WO１，WO２の双方が付勢さ
れたときは高順位のWO２に対応する予備行を
選択し、低順位のWO１に対応する予備行は選
択しない。従つて復号器２２は比較器２１から
２つの命令WO１，WO２が同時に発せられた
ときにどちらの予備行を選択すべきかを判定す
る。第１図の回路ではたまたま予備行SP２を
高順位に、予備行SP１を低順位にしたが、こ
の優先順位を反転し得ることは言うまでもな
い。 除勢回路２４は２入力ナンドゲートＧ２４を含
み、Ｇ２４の２入力はWO１，WO２に、出力は
インバータＩ２４の入力に接続され、Ｉ２４の出
力NEDはナンドゲートNG１〜NGNの各一方の入
力に接続されている。WO１，WO２の一方また
は双方が選択されたとき（すなわち低レベルのと
き）、回路２４の出力NEDは低レベルになつて全
ナンドゲートNGiを閉じる。従つて回路２４は予
備配列１４の予備行のどれかが選択されたとき必
ず標準配列１２の全行を除勢して選択されないよ
うにする働らきをする。 次に記憶系の動作を説明する。 IC１０の製造後、標準記憶配列１２は行列導
体を選択的に付勢することにより試験されるが、
今この試験が第１行Ｒ１から始まつて第Ｎ行RN
まで順次に行われるものとする。この配列１２の
試験中にある行（例えば第３行）の素子の１つが
不良と判明すると、比較器２１は第１の予備行の
選択を制御するWO１が第３行を選択するアドレ
スＡ１〜Arに対し選択される（すなわち低レベ
ルになる）ようにプログラミングされる。WO１
は一旦第３行のアドレスに対して低レベルになる
ようにプログラミングされると、以後この記憶系
に第３列のアドレスが印加されたときは常に（す
なわち永久に）低レベルになり、（WO２が高レ
ベルのまま）WO１が低レベルになると必ず復号
器２２が第１の予備行を選択して第３行を置換さ
せる。WO２が高レベルのままWO１が低レベル
なると、常にＩ２２の出力が高レベルになつてＧ
２２の２入力が高レベルなるため、その出力Ｂが
低レベルなつて緩衝器Ｂ１の出力が高レベルにな
る。従つて行導体SW₁に付勢（高）信号が印加さ
れ、これによつて第１予備行の各素子が呼出され
（選択され）る。同時に、低レベルのWO１がＧ
２４の出力を高レベルにし、Ｉ２４の出力NED
を低レベルにする。低レベルのNEDはナンドゲ
ートNG１〜NGNを除勢して配列１２の全行の選
択を防ぐ働らきをする。このように一旦比較器２
１がプログラミングされると、回路系は不良の第
３行が呼出されたとき必ずその代りに第１予備行
を使用し、標準配列を除勢する。 予備行（例えばSP１）が不良の標準行（例え
ば第３行）に置換された後、その予備行を試験し
てその全セルが機能するか否かを判定する。この
第１予備行の試験中にその素子の１つまたはそれ
以上が不良と判明すると、SP２がこのSP１に置
換される。このSP２によるSP１の置換はWO１
が選ばれたのと同じ入力アドレスに対してWO２
が選ばれるように（すなわちWO２が低レベルに
なるように）比較器２１をプログラミングするこ
とにより達せられる。比較器２１はプログラミン
グされた状態を永久記憶する形式のものであるか
ら、第１予備行が不良で次に第２予備行が選択さ
れると、WO１とWO２の双方が同じ入力アドレ
スに対して低レベルになるが、WO１とWO２の
双方が低レベルになる（すなわち選択される）
と、優先復号器２２は高順位の入力（例えばWO
２）だけを付勢し、低順位の入力（例えばWO
１）に対応する低順位の予備行（例えばSP１）
の選択を除勢すなわち禁止する働らきをする。
WO２が低レベルになると、Ｇ２２の出力Ｂが高
レベルになり、SW１信号が低レベルになるた
め、SP１は選択されず、また同時にＩ２４の出
力Ｄが低レベルになり、Ｂ２の出力が高レベルに
なるため、第２予備行SP２が付勢される。従つ
て、第２予備行が選ばれた（すなわちWO２が低
レベルの）ときは必ず低順位の第１予備行が高順
位の第２予備行で置換される。このようにして
WO１とWO２の双方が同じ入力アドレスに対し
て「選択」されたときは、第１予備行の代りに第
２予備が使用され、第１の予備行が除勢される。 配列１２の第１の不良行をSP１で置換した後
SP１の全素子が「良品」であることが判明する
と、配列１２に次の不良が見付かるまでその試験
が続けられる。第１の予備行が完全であれば第２
の予備行が配列１２の他の不良行に置換される。
次の不良行（例えば第Ｎ行）が見付かると、比較
器がその行に対応するアドレスに対してWO２を
低レベルにするようにプログラミングされる。
WO２が低レベルになると、WO１の状態に関係
なくＢ２の出力が高レベルになつてSP２を付勢
すると同時に、SP１と全ナンドゲートNG１〜
NGNを除勢する。従つて、出力WO２が選択され
てSP２を付勢すると、低順位の予備行（例えば
SP１）が除勢される。このようにして「優先順
付け」復号器２２は２つの予備行が同時に付勢さ
れるのを禁止し、これによつて不良行と優良行の
間または優良行相互間の干渉を防止する。 第１図の回路では簡単のため予備行が２行しか
示されていないが、第２図に示すように、この発
明は３行以上の予備行を含む記憶系にも容易に適
合する。第２図は４行の予備行を持つ記憶系に適
する比較器１ａと優先順位復号器２２ａを含んで
いる。比較器２１ａは各予備行に付き１つずつ合
計４つの出力WO１〜WO４を持ち、この出力
WO１〜WO４は各予備行に付き１つずつ合計４
つの出力を持つ復号器２２ａの４つの入力として
作用する。復号器２２ａは第１予備行に最低順位
を、第２予備行に２番目に低い順位を、第３予備
行に２番目に高い順位を、第４予備行に最高順位
をそれぞれ割当てるように組織されている。この
復号器２２ａの回路の動作は第１図の回路２２と
同様であるから、これ以上詳述の必要はない。 配列１２内に不良がない場合は、比較器２１ａ
の出力WO１〜WO４のすべてのアドレス入力に
対して高レベルに保たれるが、この条件では全
SWi信号が低レベルに保たれるため、予備行は全
く選択されない。不良行が見付かると、比較器２
１ａがその不良の標準行を置換する働らきをする
出力を生成するようにプログラミングされる。全
予備行が完全な場合は、各予備行で配列１２の各
不良標準行を置換してそれぞれ異なるアドレスに
対して付勢されるようにすることができる。予備
行全部が「良好」のときは、特定のアドレス入力
に対応する任意の１時点で、比較器２１ａの出力
WOiの１つだけがプログラミングされる。 全予備行が「良好」のときは、比較器２１ａの
プログラミングにより配列１２の各不良行は各予
備行に置換されるため、不良行に対する予備行の
置換順位は重要でない。一般に配列１２で不良が
発見された最初の行に第１の予備行が置換され、
２番目に不良と判明した行に第２の予備行が、３
番目に不良と判明した行に第３の予備行が、以下
同様に置換される。 しかしある予備行が不良であれば、比較器２１
ａが同じアドレスに応動して同時にその出力
WOiの２つ以上を付勢するようにプログラミン
グされ、次に復号器２２ａが最高順位を割当てら
れた予備行だけを付勢するように働らく。 次に比較器２１ａの生成する信号WOiに対す
る復号器２２ａの応答を概説する。特定のWOi
信号を低レベルに設定（すなわち付勢）し、他の
WOi信号を高レベルに設定すると、その特定信
号に対応するSWi出力が付勢されて（すなわち高
レベルになつて）対応する予備行を付勢する。さ
らに第１図の復号器２２の場合のように、付勢信
号WOiが低順位のSW出力をすべて除勢する。従
つて（WO₃＝WO４＝高で）WO２が低レベルな
ると、WO１の値に関係なくＧ２２ａの出力が高
レベルなり、そのためWO２が選ばれるとＢ１の
出力が低くなつて第１予備列を選択しない。同様
に（Ｗ４＝高で）WO３が低レベルになると、
WO１，WO２の値に無関係にＧ２２ａ，Ｇ２３
ａの出力が高レベルなり、Ｂ１，Ｂ２の出力が低
レベルになるためWO３が選択されたときは第３
予備行が選択され、第１および第２予備行は選択
されない。最後にWO４が低レベルになると、
WO１，WO２，WO３の値に無関係にＧ２２
ａ，Ｇ２３ａ，Ｇ３３ａの各出力が高レベルにな
り、Ｂ１，Ｂ２，Ｂ３の各出力が低レベルにな
る。従つて第４予備行が選ばれときは他の予備行
は選ばれない。この性質のため低順位の不良予備
行を高順位の予備行で置換することができる。例
えば第１予備行が不良とすると、この場合は比較
器２１ａが出力WO１を低レベルにする同じ入力
アドレスに対してWO２に低レベル出力を生ずる
ようにプログラミングされるが、WO１，WO２
の双方が低レベルのときは、WO２がWO１に対
応する行導体SW１を除勢したまま復号器２２ａ
を介して行導体SSW２を付勢する。同様に、第
１および第２の予備行が不良と判明すれば、比較
器２１ａがWO１，WO２を低レベルにしたのと
同じ入力アドレスに対してWO３を低レベルにし
たのと同じ入力アドレスに対してWO₃を低レベ
ルにするようにプログラミングされ、低レベルの
WO３によりWO１，WO２に対応する低順位の
行導体SW１，SW２が復号器２２ａを介して除
勢され、行導体SW３が付勢される。同様に、
WO４が低レベルになると、復号器２２ａがSW
４を付勢し、他の低順位の出力をすべて阻止す
る。このようにして高（優先）順位の任意の予備
行で低順位の予備行または不良の標準行を置換す
ることができる。 第３図は第１図の比較器２１のようなこの発明
を実施した記憶方式に適する比較器の各部を示
す。この比較器は出力線WO１，WO２のそれぞ
れに対し１組ずつのヒユーズセル７０を含み、そ
の各組が各アドレスビツト（入力）当り１個ずつ
のヒユーズセルを含んでいる。第３図の出力WO
１，WO２は第１図の同じ番号の出力に対応す
る。各予備行に付随する比較回路はすべて同様で
あるから、出力WO１を生成する回路だけを詳述
する。 ｒ個のヒユーズセル７０_l〜７０_rにはｒ個のア
ドレスビツトＡ１，Arがそれぞれ接続されてい
る。以下詳述するように、各ヒユーズセルは共通
のZAP線（例えばZAP１）によりヒユーズセル出
力ZOiに「誤差」表示を生成するようにプログラ
ミングすることができる。この設計では「誤差」
表示がヒユーズセルの出力の低レベル信号（すな
わちZOi＝低）である。各ヒユーズセルの出力
ZOiはドレンがXW１線に接続され、ソースが接
地された対応する復号トランジスタND１ｉのゲ
ート電極に接続されている。トランジスタND１
ｉは復号用ノアゲートとして働らく。 線路XW１と対応する比較器の出力WO１の間
には反転半ラツチ回路４７が接続されている。回
路４７は入力を線路XW１に、出力をWO１に接
続されたインバータＩ４７を含んでいる。Ｉ４７
の出力はまたＶ_DDと線路XW１の間に導電路を接
続されたトランジスたＰ４７のゲート電極に接続
されている。Ｐ４７はWO１が低レベルになつた
ときXW１を高レベルに固定する働らきをする。
線路XW１をＶ_DDボルトに予荷電するためＶ_DDと
XW１の間に予荷電トランジスタPC１の導電路が
接続されている。 次に比較器の動作を簡単に説明する。 各ヒユーズセルに（新しい）１組のアドレスビ
ツトＡ１〜Arが印加されると同時に、負の予荷
電パルスが予荷電トランジスタPC１のゲート
に印加され、線路XW１をＶ_DDボルトに荷電す
る。全ヒユーズセルの出力ZO１〜ZOrが低レベ
ルになつて各アドレスビツトに対する誤差出力を
表わすとき、全トランジスタND１ｉが遮断され
る。全トランジスタNDiが遮断されると、線路
XW１はＶ_DDボルトに荷電されたままで、WO１
を低レベルに保つ。WO１が低レベルのため、
パルスがＶ_DDボルトに戻り、PC１を遮断した
後もＰ４７は導通してXW１を高レベルに固定す
る。 どれかのヒユーズセルの出力ZOiが高レベルに
なつて対応するアドレスビツトに対して誤差がな
いことを示すと、トランジスタND１ｉの１つが
導通して線路XW１を接地電位に引下げる。XW
１が接地されると出力WO１が高レベルになる。
従つて入力アドレスの各ビツトがヒユーズセル７
０_１〜７０_rにプログラミングされた（不良行
の）アドレスの各ビツトに合つたとき、出力WO
１が低レベルになり、その予備行が選ばれてヒユ
ーズセルにアドレスがプログラミングされた行と
置換される。 第４図は特定のアドレスビツトに対する誤差表
示を生成するようにプログラミングすることので
きる代表的ヒユーズセル７０の部分ブロツク回路
図である。このプログラミングはアドレスビツト
Ai上の信号とZAP線上の信号を７０のような各
ヒユーズセルに印加することにより行われる。こ
のヒユーズセルは交差結合された２つのレベル移
動用インバータを含んでいる。一方のインバータ
はトランジスタＰ１，Ｎ１を含み、アドレスビツ
トAiにより駆動され、他方のインバータはトラ
ンジスタＰ２、Ｎ２を含み、アドレス入力の補数
により駆動される。Ｐ１，Ｐ２のソース電極
はZAP線路に接続された切換可能の電力線路３１
に接続され、Ｎ１，Ｎ２のソース電極は接地され
ている。Ｐ２のゲート電極はＰ１，Ｎ１のドレン
に接続され、Ｐ１のゲート電極はＰ２，Ｎ２のド
レンに接続されている。AiはＮ１のゲートとイ
ンバータＩ１の入力に印加され、を生ずるイ
ンバータＩ１の出力はＮ２のゲート電極に接続さ
れている。Ｐ２，Ｎ２のドレンはまたトランジス
タＮ３のゲート電極に接続され、Ｎ３のソースは
接地され、ドレンは一端が線路３１に接続された
ヒユーズＦ１の他端に接続されている。 ZAP線路に印加され電圧Ｖ_ZAPは通常低レベル
すなわち接地電位で、ヒユーズセルをプログラミ
ングすべきときはそのZAP線路電圧が10ボルトま
たはそれ以上に引上げられる。 半ラツチ回路３５（２入力ナンドゲートＧ３５
とトランジスタＮ３５で構成）は、Ｖ_ZAPが低レ
ベルのときまたは電力投入リセツト発生器３９が
Ｇ３５の一方の入力に接続された線路４０に低レ
ベル信号を印加するとき、ZAP線路を接地状態に
維持する働らきをする。 ヒユーズセルが（下述のように）プログラミン
グされた後、そのヒユーズセルの状態が予荷電回
路４１と半ラツチ回路４２により感知される。予
荷電回路４１はＶ_DDとＮ３のドレンに接続された
線路４３との間にソース・ドレン間電路が接続さ
れたトランジスタＰ４１を含んでいる。半ラツチ
回路４２は入力がＮ３のドレンに接続され、出力
Oiを画定するその出力がトランジスタＰ４２の
ゲートに接続されたインバータＩ４２を含んでい
る。Ｐ４２のソース・ドレン間電路はＶ_DDと線路
４３の間に挿入され、Oiが低レベルのとき線路
４３を高レベルに保持する働らきをする。 アドレスビツトAiとインバータＩ４２の出力
Oiは、出力ZOiが復号トランジスタNDiのゲート
電極に印加された２入力排他的ノアゲート４４の
２入力に印加される。 ヒユーズセルに誤差条件をプログラミングする
には、線路Aiにアドレス信号（高レベルまたは
低レベル）がある間にZAP線路電圧を通常の接地
電位（低レベル）からＶ_ZAP（例えば10ボルト＝
高レベル）に引上げる。Ｖ_ZAPが高レベルのとき
は電力投入リセツト発生器３９の出力も高レベル
で、これによつてクランプ回路３５は除勢される
（すなわちＮ３５は遮断されてZAP線路と接地点
間の結合を除去する）。 ここでヒユーズセルの動作がＶ_ZAPが高レベル
でアドレス入力が高レベルが低レベルの状態に対
して試験される。Ｖ_ZAPが高レベルでAiが高レベ
ルのときは、Ｉ１の出力が低レベルのためＮ
２とＰ１が遮断され、Ｎ１が導通してＰ２を導通
させる。従つて高レベルのＶ_ZAPがＰ２のソー
ス・ドレン電路を介してＮ３のゲートに印加さ
れ、Ｎ３を導通させてそのドレンを接地する。こ
のためヒユーズの一端が接地される。一方で高レ
ベルのＶ_ZAPが線路３１に接続されたヒユーズの
他端に印加される。従つてZAP電圧の全部がヒユ
ーズに印加されるため、ヒユーズが切れる。この
ようにＶ_ZAPが高レベルで誤差状態を表示すると
き、Aiが高レベルであればヒユーズＦ１が切れ
る。 Ｖ_ZAPが高レベルでAiが低レベルのときは、
が高レベルとなつてＮ１，Ｐ２が遮断され、Ｎ
２，Ｐ１が導通してＮ３，Ｐ２が確実に遮断され
る。Ｎ３が遮断されているためそのドレンに接続
されたヒユーズＦ１の端子も線路３１に接続され
たそのヒユーＦ１の他端子も高レベルのＶ_ZAPに
等しいかこれに近い。従つてヒユーズＦ１の両端
間の電位差はあつても小さいため、このヒユーズ
は切れない。ヒユーズセルがプログラミングされ
た後ZAP電圧が低電圧（接地）状態に戻つてラツ
チ回路３５によつて低レベルに保たれる。 この記憶配列が回路内で動作するとき、その回
路のアドレス入力が状態を変えると必ず電力投入
リセツト発生器３９が低レベル（または負）のパ
ルスを発生する。この負パルスはラツチ回路３５
によるZAP線路と線路３１の接地を確保すると同
時に、Ｐ４１を導通させて線路４３をＶ_DDボルト
に予荷電する。ここでＦ１が切れているか否か、
Aiが高レベルか低レベルかの状態について回路
応答が試験される。 Ｆ１が切れているとＮ３のドレンと線路３１は
直結されない。Aiが高レベルのときはが低レ
ベルになつてＮ１が導通し、Ｎ２が遮断される。
前述のように線路３１は接地電位に保たれている
ため、Ｎ２が遮断されるとＰ１も遮断される。こ
のためＰ２が導通してＮ３のゲート電圧をその閾
値電圧以下に引下げる。Ｎ３のゲートが（上述の
ようにして）接地電位に近付くと、Ｎ３は非導通
状態に保たれる。従つてすでにＶ_DDボルトに予荷
電されている線路４３は高レベルのままである。
同様にAiが低レベルであれば、が高レベルと
なつてＮ２が導通してＮ３を遮断する。電力投入
プリセツトパルスによりＶ_DDボルトに予荷電され
た線路４３はＶ_DDボルトの予荷電を保つ。線路４
３の高レベルはＩ４２で反転されてＰ４２のゲー
トに低電位を印加し、線路４３をＶ_DDに固定する
と共に出力Oiを低レベルにする。従つてＦ１が
切れておれば、入力Aiの値に関係なく線路４３
は高レベルになり、出力Oiは低レベルになる。 逆にＦ１が切れなければ、そのＦ１が線路４３
とこのとき接地されている端子３１との間に低イ
ンピーダンス電路を形成するため、線路４３は
Aiの値に関係なくこのヒユーズを介して接地さ
れる。従つてインバータＩ４２の出力が高レベル
になり、Ｐ４２を遮断状態に保つ。線路４３は予
荷電パルスがなくなつても接地電位またはその近
傍に保たれる。 従つて表１に示すように、Aiの高低に関係な
く、Ｆ１が切れるとOiが低レベルになり、切れ
なければOiが高レベルになる。従つて出力Oiは
そのヒユーズの状態（すなわち切れているか否
か）を表示する。出力Oiと入力Aiは排他的ノア
ゲート４４に印加され、そのゲートの出力ZOiが
虚偽または誤差の状態の有無を示す。このZOiは
表１の２つの信号状態で低レベルになる（誤差を
示す）。 「誤差」または「虚偽」は、前述の第４図の回
路の動作中に線路Aiに生じたビツト信号の値
が、その第４図の回路と第３図の比較器がプログ
ラミングされているときAiに印加されたビツト
信号の値と同じであることを意味する。この条件
では「誤差」状態が、(a)第３図の比較器に印加さ
れているアドレスのAiビツトが、(b)第３図の比
較器（第４図のそのヒユーズ回路を含む）がプロ
グラミングされてるとき存在したアドレスの対応
ビツトと同じすなわち一致することを表わす。換
言すれば、「誤差」表示はアドレスビツトAiが記
憶配列の不良列のアドレスの一部であることを示
す。 Ｆ１が切れていて（Oiが低レベルで）Aiが高
レベルのときは、そのアドレスビツト状態に対し
て誤差表示が行われ、またＦ１が切れていなくて
（Oiが高レベルで）Aiが低レベルのときもそのア
ドレスビツト状態に対して誤差表示が行われる。 Oiが低レベルでAiも低レベルのときは、ZOiが
高レベルで虚偽状態であり得ないことを表わし、
同様に、Oiが高レベルでAiも高レベルのときも
ZOiが高レベルで虚偽状態であり得ないことを表
わす。

【表】 次に各アドレス線Aiに対し表１に示された情
報を第３図の全アドレス線路Ａ１〜Arのビツト
信号Aiについて考える。 後述の場合を除いて、任意の組（例えばZAP１
に関連する組）のすべてのヒユーズセル７０_１〜
７０_rの全出力（ZO１，ZO２等）が低レベルのと
きは(a)そのヒユーズセルの組にそのとき印加され
ているアドレスがその記憶装置の不良行を表わす
アドレスと同じで（すなわち一致し）、(b)そのヒ
ユーズセルの組に関連する全出力トランジスタ
（ND_i1〜ND_1r等）が遮断される。このためそのヒ
ユーズセルの組に関連する出力線XW１等が高レ
ベルを維持し、前述のように関連するワード線
WO１を低レベルにする。前述のように、WO１
が低レベルとうことはそのとき印加されているア
ドレスが不良行を表わすことを示している。逆に
ヒユーズセル出力の１つまたはそれ以上が高レベ
ルのときは、(a)そのときその組のヒユーズセルに
印加されているアドレスが不良行を表わすアドレ
スのどれにも一致せず、(b)その組のヒユーズセル
に関連する出力トランジスタの１つまたはそれ以
上が導通する。そのため、その組のヒユーズセル
（この例では７０_１〜７０_r）に関連する出力線路
（この例ではXW１）が低レベルになる。この出
力線路が低レベルになると（前述のように）関連
するワード線（この例ではWO１）が高レベルを
保つて、そのときその組のヒユーズセルに印加さ
れているアドレスが前に判別された不良行の不良
アドレスのどれかを表わすものでないことを示
す。 次に上述の例外について考える。上の説明か
ら、ヒユーズが切れず（Oiが低レベル）Aiが低
レベルのときに生ずる虚偽条件（ZOiが低レベ
ル）がZAP線路が高レベルにプログラミングされ
ていることが判つているときだけ真の誤差表示で
あることが判る。従つてZAP線路が高レベルにプ
ログラミングされていない限り、Aiの低レベル
（Ｆ１が切れていない）に対する誤差表示は必ず
しも有効でない。 第３図に戻つて、ブロツク８３の回路がない場
合、全アドレス入力Ao〜Ar）が低レベルで全ヒ
ユーズが切れていなければ、全ZOi出力が低レベ
ルで、対応するXWi線路を高レベルに保ち、対応
するWO出力を低レベルにする。これよつて全零
アドレスに対応する標準行が良好であつても、全
零アドレスに対応するその標準行が予備行で置換
される。これは第３図のブロツク８３の回路を設
けてZAP線路が高レベルにプログラミングされて
いるか否かを記録することにより避けられる。こ
のブロツク８３の回路は第４図で詳述した比較器
セル７０と同型のものでもよいヒユーズセル８４
を含んでいる。セル８４のアドレス入力はZAP線
路に接続され、その出力Ｚ８４はインバータＩ８
４に印加されている。インバータＩ８４の出力Ｘ
８４は復号トランジスタNDiと並列に接続された
トランジスタND８４のゲート電極に印加され
る。 以下に詳述するように、ZAP線路がプログラミ
ングされなかつたら（すなわち全標準行が良好で
あることを示す高電圧に上げられなかつたら）、
XW線路を接地し、WO出力をＶ_DDボルトにする
ように記憶装置が動作すると必ずトランジスタ
ND８４が導通する。 ZAP１線路が高レベルにプログラミングされて
いなければ、記憶系の動作中は常にセル８４のヒ
ユーズは切れず、Ｏ８４は高レベルである。しか
も、ZAP１線路にはアドレス入力線路が接続され
ているため、記憶系の動作時は常にアドレス入力
が低レベルである。従つてセル８４の出力Ｚ８４
は低レベル、Ｘ８４は高レベルになり、XW線路
を接地し、全WOi出力を高レベルに保つ。比較
器の全WOi出力が高レベルのときは予備行が選
択されないから、ブロツク８３の回路は、「全
零」アドレスに対応するが不良ででない標準行に
予備行の置換が行われるのを防ぐ。しかしZAP１
線路がプログラミングされていると（すなわち高
レベルになつていると）、セル８４のヒユーズが
切れ、このヒユーズが切れると（セル８４のアド
レス入力は接地されているから、）記憶系の動作
中Ｚ８４は常に高レベルに、Ｘ８４は低レベルに
なる。Ｘ８４が低レベルのため、トランジスタ
ND８４が遮断され、XW１線路が高レベルに、
WO線路が低レベル（付勢状態）になる。従つて
「全零」アドレスに対するWO１比較器出力はそ
のときの記憶系の状態の精確な反映である。 第４図の回路では、電力投入リセツト発生器３
９を用いてヒユーズデータを固定し、Ｐ４１を通
る静的漏洩を防止しているが、これは重要な電力
節減性を持つ。 第１図および第２図の回路では、不良行に対す
る予備行の置換について述べたが、「行」という
用語は例として用いただけで、代りに「列」を用
いることもできることを理解すべきである。また
この発明は不良の行および列を予備の行および列
で置換する方式にも同様に適用することができ
る。 比較器２１と復号器２２を用いてこの発明を説
明したが、この発明の実施には種々の形式の比較
器と復号器を使用し得ることは明らかである。 またこの発明をランダムアクセス記憶装置
（RAM）を用いて説明したが、この発明にはリー
ドオンリ記憶装置（ROM）を用いることもでき
ることは言うまでもない。

【図面の簡単な説明】

第１図はこの発明を実施したランダムアクセス
記憶装置（RAM）の部分ブロツク回路図、第２
図はこの発明を実施した記憶方式に用いられる優
先順位復号器の論理回路図、第３図は第１図の回
路に適する比較回路の部分ブロツク回路図、第４
図は第１図の回路に適するヒユーズセルの回路図
である。 １０…半導体チツプ、Mij，Sij…記憶セル、Ｒ
１，RN…標準行、SP１，SP２…予備行、２０…
置換手段、２２…符号化手段。

Claims (1)

【特許請求の範囲】
1. １ 行列に配列された記憶セルを含み、その行の
   いくつかが標準の行とされ、他の２に等しいかそ
   れより大きい整数Ｘ個の行が不良セルを含むとし
   て識別された標準の行の代りに使用される予備の
   行として働らくようになつており、さらに上記Ｘ
   個の予備の行の任意の１つで上記標準の行の任意
   の１つを選択的に置換する手段を含み、その選択
   的に置換する手段が予備の行を所定の優先順位で
   符号化し、優先順位の高い方の予備の行で優先順
   位の低い方の予備の行を選択的に置換する手段を
   含むことを特徴とする半導体チツプ上に形成され
   た記憶回路。