JPS6055385A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数ブロックの表示用メモリに記１，９された
画像情報を高速で読み出し処理するのに好適な画像表示
装置に関する。

〔発明の背景〕

近年、パーソナルコンピュータの表示機能の高機能化が
要求され、ｌチップ化された中央演算処理回路（ＭＰＩ
Ｊ）の限られた殿能を効率良く利用して、これを実現す
る方式がいくつか提案されている。

この要求に対して、複数のブＩ−１］ツク分りされた表
示用メモリを切り換えてアクセスする所謂ハング切換方
式や、バンク切換方式を更に改善し、人出力レジスタを
ｆｊｆ用して表示用メモリを高速）′クセスする方式な
どが提案されている。後Ｈの力式については、表示用メ
モリ内での高速データ転送や同一データの連続書込みに
特に優れた方式とされている。第１〜３図を用いて上記
従来技術と、その欠点を説明する。

第１図は、パーソナルコンピュータにお＆Ｊる従来の表
示系回路のブロック図を示し、１はＭＰＬＪ、２はアド
レスバス、３はデータバス、４はＭＰＵの読み書き動作
を示す読み書き制御信号線（ＲＺＷ線）、５は表示に必
要な回路のアドレスをデコードするアドレスデコーダ、
６は陰極線管（ＣＲＴ）に表示するための各種タイミン
グ信号を発生する陰極線管制御回路（ＣＲＴＣ）　、７
はＭＰＵアドレスバス２やＲ／Ｗ線４とＣＲＴＣ６から
の表示アドレス信号線８とを表示タイミング信号線９で
供給される信号によって切り換えるマルチプレクサ、１
０．１１．１２は表示用メモリ、１３．１４．１５は表
示用メモリから読出された表示情報をＣＲＴ１６に表示
するのに適した信号に変換する並直列変換回路、１７．
１８、■９は表示用メモリ入出力回路、２０ば表示用メ
モリ入出力回路に対する制御信号を発生する入出力制御
回路、２２〜３４は前記回路間を接続する信号線路であ
る。

また、第２．３図はそれぞれ第１図に示す表示用メモリ
１０及び表示用メモリ入出力回路１７の例を一層詳に■
に示す図であり、第１表（７頁）は第３図の表示用メモ
リ入出力回路の動作を説明するためのタイミング関係表
である。

第１図に示す回路では、表示用メモリ１０．１１．１２
はＣＲＴ　Ｃ６・から発生される各種タイミング信号に
より、その記憶内容が表示情（・ドとして周期的に読み
出され、読み出された表示情報は、夫々、並直列変換回
路１３．１４．１５を経てｃｒｓＴ１６で可視情報とし
て表示される。また、Ｍ■）Ｕｌは、これら表示用メモ
リ１０．１１．１２−＼表示情報書込み又は更新を行う
もので、アドレスバス２を介して指定された番地と、デ
ータバス３によってデータの入出力を行う。また、Ｒ／
Ｗ線４には、このデータの入出力の方向を示す信号が出
力される。

マルチプレクサ７は、表示タイミング信号線９により供
給される信号で切り換えられ、表示用メモリ１０．１１
．１２を駆動するための複合アドレス信号及び複合Ｒ／
Ｗ信号を複合アドレスバス２８及び複合Ｒ／Ｗ線２９に
出力する。

ＭＰＵＩから表示用メモリ１０．１１．１２へのアクセ
ス時には、アドレスデコーダ５が表示用メモリ李アクセ
ス中である事を示す信号をデコードして信号線路３４に
より入出力制御回路２０に供給する。また、複合Ｒ／Ｗ
線２９及び表示タイミング信号線９も入出力制御回路２
０に入力される。入出力制御回路２０ば、これらの入力
信号を利用して、表示用メモリ１０．１１．１２及び表
示用メモリ入出力回路１７．１８．１９に必要な制御信
号を、それぞれ信号線路３０及び信号線路３１．３２．
３３を経て供給する。

表示用メモリ１０は、第２図に一例を示すように、ある
定められたビット単位のメモリブロックであつて、例え
ば、ＭＰＵＩがバーｒｌ−（８ヒソ１−）単位を扱う場
合には、バイト単位のメモリブロックとなる。第２図に
おいて、５０〜５７はＲＡＭであり、総合で１画面を表
示するに足る記憶容量を持っている。具体的な例として
、４にヒツトＲＡＭを用いた場合には、横方向２５６ド
ソト、縦方向１２８ドツトのグラフィック表示が可能と
なる。他に、１６にビットや６４にヒントなどのＲＡＭ
により大きなメモリを構成することも可能であり、グイ
ナミソク動作のＲＡＭであっても、入出力制御回路２０
からの制御信号を追加する事によって制御可能となる。

なお、第２図における信号線路２２．２３．２８．３０
は、それぞれ第１図の場合と同一の信号線路を示し、他
の表示用メモリ１１．１２も第２図と同様な構成である
。

表示用メモリ入出力回路１７は、第３図にその例を示す
ように、データバス３と表示用メモリ１０のデータ入出
力線路２２との間に介在する双方向バッファ１７１　と
入出力レジスタ１７２とからなる。

入出力レジスタ１７２がこの従来回路の大きな特徴であ
って、入出力制御回路２０によって入出力レジスタ１７
２のデータ入出力制御を行い、Ｍ　Ｐ　Ｕ　Ｉから発せ
られる１命令によって、そのデータバスの扱える範囲を
越えて入出力処理を可能にしている。すなわち第１表に
示すように、入出力レジスタ１７２とＭＰＵＩ間のデー
タ授受や、ＭＰＵＩと表示用メモリ１０間のデータ授受
以外に、入出Ｈ：ハイレベル、　Ｌ：ロウレベル、↑：
ｌ・リカ、×：不定力レジスタ１７２と表示用メモリ１
０間のデータ授受を可能とし、例えば第１図の表示用メ
モリ入出力回路１７がＭＰＵＩと表示用メモリ１０間の
データ授受を行うと同時に、他の同一構成の表示用メモ
リ間のデータ授受も行うように構成されており、高速な
入出力処理を可能にしている。

しかし、上記従来回路では、例えば、同一データの連続
書込みや表示メモリ内でのデータ転送は高速処理可能で
あるが、ＭＰＵＩが表示用メモリ１０．１１．１２の記
録内容を読み込む場合については、特に改良されていな
いという欠点がある。即ち、仮に表示用メモリ１０．１
１．１２が光の３原色（赤緑青で夫々ＲＧ　Ｂと略す）
を割当てられており、表示画面上である境界色を見つり
て、その境界まで、指定した色で塗りつぶそうとして、
その境界色のデータが表示画面上に存在するか否かを判
定する場合など、表示用メモリ１０．１１．１２全部に
ついて記１．ａされたデータを読め取り、それぞれ比較
した結果を基にし−てＭ　Ｐ　Ｕ　Ｉが次の処理をしな
ければならない。例えは、ある色データが１ハ゛イＩ・
（８ピッ１−）中のどれかＩビットにある事を検出し、
１ハイド中の最上位ビットから上記検出したビットまで
のデータだりをＰニーき変えるという処理などには入出
力レジスタによる高速性は発揮されない。そのため、バ
ンク切換方式と入出力レジスタの併用により改善された
第１図に示す従来回路でも、画面データの読み取りを高
速で行うことは出来ず、ＭＰＵＩの処理性を低下させて
いた。

〔発明の目的〕

本発明の目的は、上記の如き従来技術の欠点をなくし、
画面データの高速読み取りをを可能とし、ＭＰＵの処理
性を高めた画像表示装置を提供することにある。

〔発明の概要〕

上記目的を達成するために本発明においては、複数系列
の表示用メモリに共通したメモリ入出力回路に、情報設
定回路と、この情報設定回路に設定された情報と表示用
メモリから読み出される記憶情報との比較演算を行う演
算回路とを設け、更に、入出力回路と表示用メモリとの
間で、複数ヒツトで構成された表示用メモリ中の記１．
ａ情報の特定ビットのデータ授受を可能にするピッ１−
制御回路と、演算回路の比較演算結果をピノ１−制御回
路の制御に有効な制御情報に変換する情報変換回路とを
設け、入出力制御回路の制御下に、演算回路で、表示用
メモリから読み出された記憶情報と情報設定回路に設定
された情報との比較演算を行い、比較演算結果をメモリ
入出力回路の出力として演算処理装置に供給すると同時
に、情報−変換回路により前記比較演算結果を有グツな
制御情報に変換してビット制御回路に設定し、前−記’
ｌ！ｉ定ヒノ１〜のデータ授受を可能にするようにした
。

〔発明の実施例〕

以下、本発明を図面を用いて更に詳細に説明する。第４
図は、本発明の一実施例の要部フｌ：Ｉ　７り図で、１
００は複数系列の表示用メモリに共通したメモリ入出力
回路、２００は表示用メモリ１０．１１．１２の制御信
号をデータバス３から入力したデータによって、ピノ１
−制御した信号に変換する自動ビット制御回路、６０は
自動ビット制御回路から表示用メモリ１０．１１．１２
に供給される信号の線路で、その他の符号は第１図の場
合と同様である。また、第５図はメモリ入出力回Ｗ８１
００の、第６図は自動ビット制御回路２００の、一層詳
細な構成例を示す図である。

第４図において、入出力制御回路２ｏは第１図に示した
従来例の場合と同じ機能である。しがし、制御信号が自
動ピント制御回路２０．０を経てから表示用メモリｌ０
１１１．１２に供給される点が異なっている。更には、
第１図の表示用メモリ入出力回路１７．１８．１９が複
数メモリバンクに共通のメモリ入出力回路１ｏｏに纏め
られている点が異なっている。これにより、表示用メモ
リ１０．１１．１２の表示メモリデータの比較演算結果
をＭＰＵＩが入力できると同時に、自動ピント制御回路
もデータバスを介して演算結果を入力し表示用メモリの
特定ピノ１−とのデータ授受が可能な構成となっている
。

第５図は、メモリ入出力回路１００の詳細な構成の一例
を示し、第３図に示した表示用メモリ入出力回路１７に
相当する３系統の回路部分と、表示用メモリ１０．１１
．１２がら読み出されたデータを設定データと比較演算
してデータバス３に載せる演算回路部分から構成されて
いる。第５図で、第３図や第４図と同一機能を有する回
路ブロツクには同一符号を付し、線路符号についても対
応する線路には同一符号を付しである。１０１は表示用
メモリｌ０１１１．１２から読み出されたデータと比軸
する為のデータをＭＰＬＩが設定する比較レジスタ、１
．０２．１０３．１０４は表示用メモＩＪｌＯ１１１，
１２から読み出された情報と、比較レジ１０３．１０４
の各出力信号の論理積をとる士ン）・回路、１０６はバ
ッファ回路である。まノこ、１７４．１８１．１９１は
双方向バッファ回路、１７２．１８２．１９２は入出力
レジスタ、３１１〜３１４．３２１〜３２４．３３１〜
３３４、及び３４１．３４２　（第５図）、３４３．３
４４　（第６図）は夫々の回路萎制御する信号線路を示
している。

第５図において、双方向バッファ回路１７１．１８１．
１９１と入出力レジスタ１７２．１８２．１９２はそれ
ぞれ対になっており、第３図に示した従来例の入出力回
路と同一機能を持つ。

また、Ｅ！ＪＯＲ回路１０２はデータ入出力線路２２に
読み出された表示用メモリ１０の記憶情報と比較レジス
タ１０１のＱＯビットに設定された情報と１０３．１０
４とナンド回路１０５とでピント単位に比較演算が行わ
れたこととなり、その出力はバッファ回路１０６を経て
、ＭＰＵＩのデータバス３に供給される。従って、ＭＰ
ＵＩは、１回の読み出し動作で３つの表示用メモリ１ｏ
、１１．１２の記憶情報と、比較レジスタ１０１に設定
した情報との比較演算結果を入力することが出来、読み
出し動作の高速化が実現できる。

次に自動ビット制御回路２００について、第６図を用い
て詳しく説明する。図中、２０１は表示用メモリにデー
タを書込む時に、前記比較演算の結果得られた特定ビ・
シトに対して、上位ピッ１−をマスク（書き込み不可）
するか、下位ビットをマスクするかの情報を入れてお（
マスクレジスタである。２０２．２０４はマスクレジス
タに貯えられた情報により選択するセレクタで、同図で
はマスクレジスタ２０１のＱＯピッ１−がハイ状態で、
入力としてセレクタ２０２はバス３、セレクタ２０４は
バス２１３を選択している。２０３は、前記６４算回路
の比較演算結果得られた情報を、表示用メモリに書込む
時にマスクする情報（ビット制御回路の制御情報）に変
える変換回路、２０５はノソ（・回路、２０６はでｇ号
線路３４２の信号により選択するセレクタで、通常、信
号線路３４２はハイ状態にあり、データバス３を選択し
ている。２０７は表示用メモリ１０．１１．１２をビッ
ト単位で制御可能とするビット制御レジスタ、２０８は
アンド回路、２１０はノット回路、２０９ば表示用メモ
リ１０．１１．１２の制御信号を表示タイミング信号線
９から供給される信号によって合成するアンドノア回路
である。３４２．３４３．３４４はデコーダ５から送ら
れる信号の線路である。２１１はマスクレジスタ２０１
の情報をセレクタ２０２．２０４へ送る信号線路である
。２１９はデータバス３の最上位ビット（ＭＳＢ）と最
下位ビット（Ｌ　Ｓ　Ｂ）を反転させたハスである。同
様に、２１５はハス２１３のＭＳＢとＬＳＢを反転させ
たバスである。２１２．２１３．２１６．２１７．２１
８は、各ブロックを接続する信号線路である。また、第
６図で、第４図や第５図の場合と同一機能を持つブロッ
ク或いは同一信号線路には同一符号をイス１しである。

ビット制御レジスタ２０７は、複数ピッ１−で構成され
た表示用メモリ中のデータの特定ビットのデータ授受を
可能とするためのレジスタで、通常の動作においては全
ビットがハイレベルになっている。このビット制御レジ
スタの更新を行い度い時には、ＭＰＵＩがデコード信号
線路３４３がロウ状態になるアドレスに、更新したい情
報をデータバス３へ送る。この時、デコード信号線路３
４２と３４３は同時にロウレベルとならない為デコード
信号線路３４２ばハイレベルでセレクタ２０６はデータ
バス３の情報をバス２１８を介してピッ１−制御レジス
タ２０７に与える。信号線路３４３がハイレベルになる
とアンド回路２０８の出力がロウレベルからハイレベル
となり、立ち上がりエッヂでその時のデータバス３の情
報が保持され、ピッ１−制御レジスタ２０７の内容を更
新出来る。また、アンドノア回路２０９においては、表
示タイミング信号線９で供給される信号（ＳＷ倍信号は
ロウレベルの時に表示用メモリ１０．１１．１２の記憶
内容を表示の為に読み出す１１Ｊ１間を示し、ハイレベ
ルの時にＭＰＵＩが表示用メモリ１０．１１．１２とデ
ータ授受可能な事を示している。従って、ＳＷ倍信号ロ
ウレベルの期間には、表示用メモリ１０に供給されるメ
モリ選択信号くＣ８信号）がノット回路２１０とアンド
ノア回路２０９によってロウレベル（アクティブ状態）
に設定され、読み書き制御信号（ＷＥ倍信号はハイレベ
ル（読み出し状態）に設定される。この結果、表示用メ
モリ１０．２．１２は全て読め出される状態となる。一
方、ＳＷ倍信号ハイレベルの期間には、入出力制御回路
２０より信号線路３０を介してＣＳ信号が出力され、こ
の信号とビット制御レジスタ２０７出力との論理積がア
ンドノア回路２０９によってとられて、表示用メモリ制
御信号６０として供給される。この結果、表示用メモリ
１０．１１．１２と入出力回路１００とのデータ授受が
可能となる。

次ぎに本発明で最も重要な自動ビット制御動作について
説明する。これば第５図のバッファ回路１０６から、Ｍ
ＰＵデータバス３へ比較演算結果が出力されると同時に
演算結果に対応したヒツトマスク情報を、第６図のビッ
ト制御レジスタ２０７に記憶するという動作である。具
体的には、メモリ入出力回路１００においてバッファ回
路１０６は信号線路３４２がロウレベルで演算結果をデ
ータバス３へ出力する。一方、自動ヒント制御回路２０
０においては、信号線路３４２がロウレベルの為、セレ
クタ２０６はバス２１７を選択し、ビット制御レジスタ
２０７ヘデータとして与える。つまり、メモリ入出力回
路における演算結果が、例えばＤ３だけがハイレベルで
ＤＯ〜Ｄ２及びＤ４〜Ｄ７がロウレベルであったとする
と、マスクレジスタ２０１がハイレベルの場合Ｅ３だけ
がハイレベルでＥＯ〜Ｅ２及びＥ４〜Ｅ７はロウレベル
である。従っヘルという情報がピッＩ・制御レジスタ２
０７のデータとして与えられる。このデータは、信号線
路３４２がロウからハイになる時に立ち上がりエッヂで
記憶される。一方、マスクレジスタ２０１がロウレベル
の場合は、Ｅ４だりがハイレベルで、ＥＯ〜Ｅ３及びＥ
５〜Ｅ７がロウレベルとなるた１回の読み出し動作で３
つの表示用メモリ１０．１１．１２の記憶情報と比較レ
ジスタ１０１に設定した情報との比較演算結果を入力す
ると同時に、演算結果から有効なマスク情報をピッ１−
制御レジスタに更新することが出来、読め出し動作の高
連化は勿論、ＭＰＵ１の処理効率の向上が実現できる。

例えば、表示用メモリ１０．１１．１２がＲＧＢをそれ
ぞれ割当てられていて、Ｒの画像情報が表示画面上に存
在するか否かを判定しＲの＠像情報が見つかるまで読み
出した番地の表示用メモリをＲの画像情弗に書き変える
処理を考えた場合、従来技術では次のような処理手順を
必要とした。

即ち、まず表示用メモリ１０のある番地の内容を読み取
り、Ｒ情報があるかどうかを調べる。Ｒ情報がない場合
には、表示用メモリ１０．１１．１２のその番地にＲの
画像情報を書込み（実際にはＲを割当てられているメモ
リ１０では１、他のメモリでは０）、次の番地を調べる
。Ｒｔ＋￥報がある場合には、その番地のＧ情報を同様
に調べる。Ｇ情報があった場合には、ＲＪ）、外なので
、表示用メモリ１０．１１．１２のその番地にＲの画像
情報を書込み次の番地を調べる。Ｇ情報がない場合には
、その番地のＢ情報を同様に調べる。以下これを、Ｒ情
報が現れるまで、次々に番地を進めながら調べて行き、
Ｒ情報を検出した場合、その番地１バイト（８ピッ日の
中でＲ情報が記憶されているビットまでだけにＲの画像
情報を書込むために、ＭＰＵＩはビット制御レジスタに
必要な情報を書き込んだ後に、Ｒの画像情報を書込むと
いう動作をしなければならない。これに対し本発明を実
施した第４図の構成では、比較レジスタ１０１のＲに対
応するビットに１”、Ｇ及びＢに対応するビットに０”
を設定し、ある番地の内容を読み、その番地にＲの画像
情報を書き込むことを繰り返せば良い。また、ある番地
でＲの情報を検出した時も自動的にピント制御レジスタ
に必要な情報が書きこまれるためＲの画像情報を書き込
むだけでよい。ただし、その番地の検出したＲの情報に
対して、そのビットから上位ヒツトをマスクするか、下
位ビットをマスクするかは、マスクレジスタ２０１の記
録情報に依存するので、予めマスクレジスタ２０１に必
要な情報を記録しておく必要がある。

以上、自動ビア１−制御回路２００の動作の一例を示し
たが、この例に限られる訳ではなく、演算回路の結果に
従って、比較レジスタに記録した色情報のビットだけを
マスクする回路、または比較レジスタに記録した色情報
のビットを含む番地全て、つまり８ビット単位でマスク
する回路も実現できる。

〔発明の効果〕

以上説明したように本発明によれば、ＭＰＵからの表示
用メモリの記憶１ｎ報を、比較演算処理した結果で入力
すると同時に、その処理結果に従って有効となる情報を
ビット制御レジスタに記録することが出来るため、従来
技術に比較してＭＰＵの処理性を３倍以上にも向上させ
ることが出来る

【図面の簡単な説明】

第１図はパーソナルコンピュータの表示回路の従来例を
示すブロック図、第２図は第１図に示した表示用メモリ
ブロックの詳細な構成例を示すブロック図、第３図は第
１図に示した表示用メモリ入出力回路の詳細な構成別図
、第４図は本発明一実施例の要部ブロック図、第５図は
第４図に示したメモリ入出力回路の詳細な構成例を示す
プロ。 り図、第６図は第４図に示した自動ヒソ１−制御回路の
詳細な構成例を示すブロック図である。 １−ＭＰＵ、　３−・−データバス、１０．１１．１２
−表示用メモリ、　２〇−人出力制御回路、１００−表
示用メモリ入出力回路、１０１−比較レジスタ、２．０
０−　自動ヒツト制御回路、　２０３−田較演算結果を
マスクする情報に変換する変換回路、２０７−ビット制
御レジスク第　１　口 第　２　児 に ／ 第　３　虐 第４固 ｌ／

Claims (1)

【特許請求の範囲】
1. 中央演算処理装置と、記憶情報が画像として表示される
   複数系列の表示用メモリと、表示用メモリと中央演算処
   理装置との間の情報入出力を司るメモリ入出力回路と、
   メモリ入出力回路の動作を制御する入出力制御回路とを
   備えた画像表示装置において、メモリ入出力回路に、情
   報設定回路と、この情報設定回路に設定された情報と表
   示用メモリから読み出される記憶情報との比Ｍ演算を行
   う／ｊｉＷ、回路とを設り、更に、入出力回路と表示用
   メモリとの間で、複数ビン１〜で構成された表示用メモ
   リ中の記憶情報の特定ピッ１〜のデータＩ受受を可能に
   するビット制御回路と、演算回路の比較演算結果をピッ
   １−制御回路の制御に有効な制御情報に変換する情報変
   換回路とを設置ノ、入出力制御回路の制御下に、演算回
   路で、表示用メモリから読み出された記憶情報と情報設
   定回路に設定されノコ情報との比較演算を行い、比較演
   算結果をメモリ入出力回路の出力として演算処理装置に
   供給すると同時に、情報変換回路により前記比較演算結
   果を有効な制御情報に変換してピッ１−制御回路に設定
   することを特徴とする画像表示装置。