JPS622320A - 加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は加算回路に関し、特に２進数の加算回路に関す
る。

〔従来の技術〕

従来、この種の加算回路は、２個のｍ（正整数）ビット
の２進数Ｘ４、Ｙｌと、補助人力ｒ、とを入力とし、Ｘ
ｉとＹｉとｒ、との和のｍビットの２進数Ｖｉと、Ｘｉ
とＹＬとの和の上位桁への第１桁上り出力ｇｉと、Ｘｌ
とＹｉと１との和の上位桁への第２桁上り出力ｐｉとを
生成し出力するｌ（正整数）個の単位加算回路を並列に
設けるとともに、！個の単位加算回路より出力された１
個の第１桁上り出力ｇ＋、　　ｇｔ、・・・、ｇｔと、
１個の第２桁上り出力ｐ＋、　ｐｚ、・・・、ｐｌと、
補助入力ＣＩＮとを入力とし、論理式 ％式％ となる第１代表桁上り信号Ｇと、第２代表桁上り信号Ｐ
と、４個の単位加算回路のための１個の補助人力ｒ　１
．　ｒ　ｚ、・・・、ｒ、とを生成し出力する桁上り信
号生成回路を設けた構成となっていた。

第５図に、従来の加算回路の一例を示す。

、　第５図おいて、３個の単位加算回路９１０．９２０
．９３０は、それぞれ補助人力ｒ１、ｒｆｉ、ｒ３と、
２進数Ｘ＋。

Ｘｚ、Ｘｓと、２進数Ｙ　＋、　Ｙ　２．　Ｙ　ｚとを
入力し、２進数Ｚ１、ｚ２、Ｚ３を出力するとともに、
第１桁上り出力ｇ＋、ｇｚ、ｇｓと、第２桁上り出力１
）＋、Ｉｌ）ｇｉｐ３とを桁上り信号生成回路９４０に
対して出力する。桁上り信号生成回路９４０は、第１桁
上り出力ｇｒ、ｇｚ、ｇ３と、第２桁上り出力ｐ２、ｐ
２、ｐｉと、補助人力Ｃ１，４とを人力し、３個の単位
加算回路９１０．９２０．９３０に対し補助入力ｒ１、
ｒ１、ｒ、をそれぞれ出力するとともに、第１代表桁上
り信号Ｇと、第２代表桁上り信号Ｐとを生成し出力する
。

ここで、２進数 Ｘ＝（Ｘｔ、Ｘｔ、　Ｘ３）　＝　Ｃｘ　１、Ｘ２、・
・・、Ｘｔｚ）と、２進数 Ｙ＝　ＣＹ＋、Ｙｚ、Ｙｓ）＝　（ｙ＋、Ｖｔ、・・・
、ｙｌ、〕とを人力すると、単位加算回路９１０は、入
力Ｘ＋”　（Ｘｔ、Ｘｚ、Ｘ２、ｘａ）−Ｙ＋＝　（ｙ
　＋、　）’ｌ　ｙゴ、ｙａ）に対して、例えば、論理
式 Ｃ＋　＝　Ｘ　＋−Ｙ　Ｉ　％　　　ｇ　＋　＝　Ｘ　
ＩΦｙＩ（ｅは排他的論理和）、 Ｃｚ＝Ｘｚ−３’ｚ〜　！１ｚ＝ＸｚΦＹｚ−Ｃｓ＝Ｘ
ｓ・Ｙｚｓ　　５ｘ＝ＫｘＦＢＶｓ−。

Ｃａ”ＸａＨ７ａ−、！１ａ＝ＸａΦｙ４、ｇ　＋　−
Ｃ１＋　３１　・Ｃｚ　＋９１−３　ｚ　・Ｃ３＋　３
１’５ｚ−３２・Ｃｍ、 り＋＝Ｓ　＋−！ｉｔ・Ｓ　３・Ｓ４ （または、ｐ＋＝ｇ＋　＋５＋−５ｇ・５＊・５ｍ）と
なる第１桁上り出力ｇｉと、第２桁上り出力ｐｉとを桁
上り信号生成回路９４０に対して出力する。

単位加算回路９２０．９３０も同様に、第１桁上り出力
ｇｚ、ｇｓと、第２桁上り出力ｐｔ、ｐｓとを桁上り信
号生成回路９４０に対して出力する。

桁上り信号生成回路９４０は、第１椛上り出力ｇ１、ｇ
ｚ、ｇｓと、第２桁上り出力ｐ１、＄）ｔ、Ｐコと、補
助入力ＣＩ、ｌとを入力し、 Ｇ−ｇ＋＋ｐＩ−ｇｔ＋ｐ−・ｐ２・ｇｓｓＰ＝ｐ＋Ｐ
ｚ°ｐｚ＼ ｒｔ＝ｇｚ＋ｐｔ−ｇｓ＋９ｚ°１１１２・ＣＩＮ％ｒ
ｚ＝ｇｓ＋ｐｘ・ｃＩｓｚ ｒ３＝Ｃ＋Ｎ となる第１代表桁上り出力Ｇと、第２代表桁上り出力Ｐ
と、補助人力ｒ１、ｒｔ、ｒ３とを出力する。

単位加算回路９１０は、補助人力ｒ＋を人力すると、 ２＋ｉＩＩ＋５ｔｅ（ｃｚ＋　ｓ、−ｃ、＋９ｚ−３３
°ｃＪ＋　ｓ　ｔ−ｓ　３−　Ｓ　、・ｒ　、）、ｚｔ
＝　ｓｔｅ＜ｃ３＋Ｓｘ・ｃａ＋９３・３４−ｒｌ）、
ｚ３＝　ｌ　（Ｃ４＋　ｓａ・ｒ＋）、ｚ　ａ＝　ｓ　
ａｅｒ　＋ となる４ビツトの２進数 Ｚ＋＝　（Ｚ＋、Ｚｚ、　ｚｓ、ｚ４〕を出力する。

単位加算回路９２０．９３０も同様に、補助人力ｒ２、
ｒ、の入力により４ビツトの２進数Ｚ２、Ｚｉを出力す
る。

このようにして、加算回路９０００は、１２ビツトの２
進数ＸとＹとの和である１２ビツトの２進数Ｚ＝　（Ｚ
ｉ、Ｚ２．２２） を出力する。

ここで、この加算回路９０００は単位加算回路の条件を
満たしているため、加算回路９０００を単位加算回路と
して、例えば第５図と同様な構成によＤ、１２×３ビツ
トの加算回路が構成できる。

〔発明が解決しようとする問題点〕

上述した従来の加算回路は、使用している単位加算回路
が和の２進数Ｚｉの生成に補助人力ｒｉを必要とし、こ
の補助人力ｒ、の生成にはさらに上位レベルの補助入力
ＣＩ、Ｉを必要とするという問題点がある。

このことは、入力２進数ＸＳＹの和の生成のためには、
第１桁上り出力、第２桁上り出力の生成から補助入力の
生成、２進数Ｚの生成に至るまでの回路の遅延時間を全
て合計した演算時間が必要となることを意味する。した
がって、入力２進数ｘ、Ｙのビット数が増し、桁上り信
号生成回路が多段構成になるほど、演算時間が増大する
という欠点がある。

本発明の目的は、ビット数の大きな２進数に対しても演
算時間の増加が少なく演算の高速化に適した加算回路を
提供することにある。

〔問題点を解決するための手段〕 本発明の加算回路は、２個のｎビットの２進数Ｄ、Ｅを
入力し、ＤとＥとの和のｎビットの２進数Ｆと、ＤとＥ
との和の上位桁への桁上り出力ｒとを生成し出力する第
１単位加算回路と、２個のｍビットの２進数Ｘｉ、Ｙｉ
を入力し、ＸｌとＹ８との和のｍビットの第１の２進数
Ｖｔ　と、ＸｉとＹ８との和の上位桁への第１桁上り出
力ｇｉ　と、ＸｉとＹｉと１との和のｍビットの第２の
２進数Ｗｉと、ＸｉとＹｉと１との和の上位桁への第２
桁上り出力＋１１ｉ　とを生成し出力する１個の第２単
位加算回路と、前記第１単位加算回路より出力された桁
上り出力ｒと、前記１個の第２単位加算回路のうちの（
Ａ’−１）個の第２単位加算回路より出力された（１−
１）個の第１桁上り出力ｇ２、ｇｌ、・・・、ｇｉと、
（６−１）個の第２桁上り出力ｐ２、ｐ３．・・・、ｐ
ｉとを入力し、論理式５式％ ＋　−−−＋　　ｐ　Ｉ争１ｐ　ｌ◆２１０１　”　ｐ
　之　−ＩＨｇ　史”ｐｉ＋＋’ｐｉ＋２””’　　ｐ
ｔ−１’ｐＱ”（ｌ≦　ｉ　≦１−１）、 Ｓ　に　＝　ｒ となる４個の選択信号Ｓ８、ｓ２、・・・、Ｓえを生成
し出力する選択信号生成回路と、前記４個の第２単位加
算回路より出力された２個の第１の２進数ｖ１、■２、
・・・、■、のうちの１個の２進数Ｖｉと、１個の第２
の２進数Ｗｉ、Ｗｉ、・・・、ＷｆＬのうちの１個の２
進数Ｗｉと、前記選択信号生成回路より出力された１個
の選択信号ｓ１．ｓ２、・・・、Ｓ、のうちの１個の選
択信号ｓ３とを入力し、前記選択信号Ｓ、が論理“−〇
”のときは■１を、前記選択信号Ｓ。

が論理“１”のときはＷｉを選択した結果のｍビットの
２進数Ｚｉを生成し出力する１個の選択回路とを有し、
２個の（／Ｘｍ＋ｎ）ビットの２進数 Ａ＝　　（ｘ１、Ｘｚ、・・・、Ｘｉ、Ｄ）　　、５＝
ｒｙ１、Ｙ２、・・・、Ｙｉ、Ｅ）を入力とし、ＡとＢ
との和の（ｌ　Ｘ　ｍ　＋　ｎ　）ビットの２進数 Ｃ−（ＺｌＺｉ、・・・、Ｚｉ、Ｆ） を生成し出力する。

また、本発明の加算回路は、２個のｎビットの２進数Ｄ
、Ｅを入力し、ＤとＥとの和のｎビットの２進数Ｆと、
ＤとＥとの和の上位桁への桁上り出力「とを生成し出力
する第１単位加算回路と、２個のｍビットの２進数Ｘｉ
　、Ｙｉを入力し、ＸｌとＹｉとの和のｍビットの第１
の２進数■、と、ＸｉとＹ８との和の上位桁への第１桁
上り出力ｇ。

と、ＸｉとＹｉとｌとの和のｍビットの第２の２進数Ｗ
ｉと、Ｘｉ　とＹｉと１との和の上位桁への第２桁上り
出力ｐｉとを生成し出力する１個の第２単位加算回路と
、前記第１単位加算回路より出力された桁上り出力ｒと
、前記２個の第２単位加算回路のうちの（ｌ−１）個の
第２単位加算回路より出力された（ｌ−１）個の第１桁
上り出力ｇｚ。

ｇｚ、・・・、ｇｉと、（Ｊ−１）個の第２桁上り出力
ｐ２、ｐ３、・・・、ｐｉとを入力し、論理式３式％ となる１個の選択信号Ｓｌ、Ｓ１、・・・、ｓ９を生成
し出力する選択信号生成回路と、前記１個の第２単位加
算回路より出力された４個の第１の２進数■１゜Ｖ２、
・・・Ｖｉのうちの１個の２進数Ｖｉと、２個の第２の
２進数Ｗｉ、Ｗｉ、・・・、Ｗえのうちの１個の２進数
Ｗｉと、前記選択信号生成回路より出力された１個の選
択信号Ｓ７、ｓ２、・・・、ｓｔのうちの１個の選択信
号ｓｉとを入力し、前記選択信号Ｓｉが論理“Ｏ”のと
きはＶｉを、前記選択信号Ｓｉが論理“１”のときはＷ
ｉを選択した結果のｍビットの２進数Ｚｉを生成し出力
する１個の選択回路と、前記第１単位加算回路より出力
された桁上り出力ｒと、前記１個の第２単位加算回路よ
り出力された１個の第１桁上り出力ｇ１、ｇｚ、・・・
１ｇｉと、１個の第２桁上り出力１）　＋、　ｐｔ、・
・・、ｐｉとを入力し、論理式 ％式％ となる代表桁上り信号Ｇを生成し出力する桁上り信号生
成回路とを有し、２個の（ｆＸｍ＋ｎ）ビットの２進数 Ａ　＝　（Ｘ　ｌ、　Ｘ　ｚ、川、ＸＱ、Ｄ〕、Ｂ＝　
（Ｙｉ、Ｙ２、・・・、Ｙｉ、Ｅ）を人力とし、ＡとＢ
との和の（βＸｍ＋ｎ）ビットの２進数 Ｃ＝（ｚ＋、ｚＺｉ・・・、Ｚえ、Ｆ〕と、ＡとＢとの
和の上位桁への桁上り信号Ｇとを生成し出力する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１回は本発明の第１の実施例を示すブロック図である
。第１図において、加算回路１００は、１個の第１単位
加算回路１１０と、２個の第２単位加算回路１０１．１
０２と、１個の選択信号生成回路１２０と、２個の選択
回路１３１．１３２とから構成される装個の１４ビツト
の２進数 ｘ＝　ｃｘ１、ｘ２、Ｘｔ）＝　（Ｘｔ、ｘ２、”’、
Ｘｌ４）、Ｙｍ　（Ｙｌ、Ｙｚ、Ｙ３）＝　（ｙ＋、Ｙ
ｚ、・・・、ｙ３．〕を入力し、ＸとＹとの和の１４ビ
ツトの２進数Ｚ＝　（Ｚｌ、Ｚｚ、Ｚｚ）＝　（２＋、
Ｚｚ、・・・、ｚ１４〕を出力する。

第１単位加算回路１１０は、１４ビフトの入力２進数ｘ
１、Ｙの下位６、ビット Ｘｉ＝　（Ｘｔ、　ＸＩＯ，Ｘ１１．　Ｘｔｚ、ｘｌ３
．　ｘｌ４）　％Ｙ３＝　（ｙｑ、　ｙ＋ｏ、）’目、
）’＋ｚ、Ｙ＋＋、ｙ目〕を入力し、Ｘ３とＹ３との和 Ｚｘ＝　（Ｚ　ｑ、　２　＋ｏ、　２　目、２１１２１
３．２１４３と、Ｘ３とＹ３との和の上位桁への桁上り
出力ｇ。

とを出力する。

第１単位加算回路１１０は、−例として、ａｑ”Ｘｑ−
Ｙｍ、ｂ、＝ｘ、■ｙ９、ａ＋＋＋＝Ｘ＋ｏ゛ｙ＋ｏ、
　　　ｂ＋ｏ＝Ｘ＋＋＋ｅ）’＋ｏ、ａ＋＋＝Ｘ＋＋・
ｙ目、　　ｂ目＝ｘ目ｅｙ目、ａ　Ｉｚ”’　Ｘ　＋ｚ
−Ｙ　Ｉｚ、　　ｂ　＋ｚ＝　Ｘ　Ｉｚ（＋３　Ｙ　Ｉ
ｚ、ａ＋ｓ”Ｘｔｉ・ｙ＋ｉ、　　ｂ　＋ｓ＝　Ｘ　ｌ
５ｅＹ　＋３゜ａ＋ａ＝に＋ａ・ＹＩａ、　　ｂ１４＝
Ｘ１４■ｙ１４、ｇｚ＝　ａｑ＋　ｂ１、（ａ　ｌｌｌ
”　ｂ＋ｏ（ａ　＋＋”　ｂ１、（ａ　＋２”　ｂａｔ
（ａ　Ｉ：ｌ　＋　ｂ　ｌ）・ａ　１４））））、ｚ、
＝ｂ、■　（ａ　、。＋　ｂ　１、（ａ　１、　＋　ｂ
　１、（ａ　１、＋　ｂ　、。

（ａ　＋ｓ＋ｂ　１．・ａ　＋ａ））））、Ｚ　＋ｏ＝
　ｂ＋ｏｅ　（ａ　＋＋　＋　ｂｌｌ（ａ　＋ｚ＋　ｂ
ａｔ（ａ＋＋＋ｂｌｌ°ａ　１、）））。

２＋１＝ｂｌｌ■　（ａ　＋ｚ＋　ｂ　Ｉｚ（ａ　＋３
＋　ｂ　１３’　ａ　１４））、ｚ　Ｉｚ”　ｂ　＋ｚ
■（ａ　１３＋ｂ　Ｉｆｆ・ａ　１４）、ｚ　Ｉｚ””
　ｂ　ＩＩ■ａ１４゜ ２１４”ｂｌｌ のような論理で実現できる。

第２単位加算回路１０２は、入力２進数ＸおよびＹのう
ちの４ビツト Ｘｚ＝　（ｘｓ、ｘｂ、Ｘｔ、ｘ８〕）Ｙｚ”’　　（
ｙ　ｓ、Ｙｂ、Ｖｔ、Ｖ　　目〕を入力し、Ｘ２とＹ２
との和 Ｖ２＝　（ｖｓ、Ｖ６．Ｖ７．Ｖｓ） と、ＸよとＹ２との和の上位桁への桁上り出力ｇ２と、
Ｘ２とＹ２と１との和 Ｗ２＝　　（ｗ５１ｗ６１ｗマ、ｗ８）と、Ｘ２とＹ２
と１との和の上位桁への桁上り出力ｐ２とを出力する。

第２ｉ位加算回路１０２は、−例として、ａｓ＝Ｘｓ・
ｙｓ−ｂｓ＝Ｘｓｅｙｓｓａｈ”’Ｘｂ・ｙｂ、　ｂｈ
＝ｘｂ■ｙ−２ａ　７＝　ｘフ・　ｙ７、　　　ｂｔ＝
ｘ　？ｅｙｔ、ａｓ＝Ｘｍ°ｙ＠ｓ　　ｂ＊＝Ｘ＠ｅＢ
Ｙｅ−。

ｇ２＝ａ、＋ｂＳ−ａ６＋ｂ５−ｂ６−ａｌ＋ｂ５−ｂ
６−ｂ７−ａＢ。

ｐｚ２ｂ５・ｂ６・ｂ７・ｂｓ （または、ｇｚ＋ｂｓ・ｂ６・ｂ７・ｂｅ）、ｖ５＝ｂ
５■（ａ６＋ｂ６−ａ７＋ｂ、−ｂ、・ａ、）、ｗ５＝
ｂ５■ （ａ、＋ｂ６−ａ７＋ｂ６−ｂ、−ａ８＋ｂ１、ｂ１、
ｂｌｌ）、ｖ６＝ｂ６■（ａｔ＋ｂ７・ａｓ）、 ｗ６＝ｂ６Φ（ａ、＋ｂ７−ａｌｌ＋ｂ７−ｂ＠）、ｙ
マ＝ｌ）、０８ｇ　　Ｓ ｗ、＝ｂ、■　（ａｓ＋ｂｅ） のような論理で実現できる。

第２単位加算回路１０１は、入力２進数ＸおよびＹのう
ちの上位４ビツト Ｘ＋＝（Ｘｔ、Ｘｉ、Ｘ＝、ｘａ）− Ｙ＋＝０’＋、　）’Ｚｉ　ｙ３．　Ｙｍ）を入力し、
ｘｌとＹｌとの和 Ｖ＋＝（ｖｌ、Ｖｚ、Ｖ２．Ｖ４） と、ＸｉとＹｌと１との和 Ｗ１＝いｖｌ、　ｗｚ、Ｗｉ９ｗ４） とを出力する。

第２単位加算回路１０１は、第２単位加算回路１０２と
同様の論理回路で実現でき、桁上り出力ｇ１、ｐｌは使
用しない。

選択信号生成回路１２０は、第２単位加算回路１０２よ
り出力された桁上り出力ｇｚ、ｐｔと、第１単位加算回
路１１０より出力された桁上り出力ｇｉとを入力し、論
理式 ％式％ となる選択信号ｓ　ｔ、　ｓ　２を出力する。

選択回路１３１は、第２単位加算回路１０１より出力さ
れた２進数Ｖｉ、Ｗｉと、選択信号生成回路１２０より
出力された選択信号ｓ１とを入力し、選択信号ｓｉが論
理“０“のときは、 Ｚ１＝Ｖｉ＝　（Ｖｉ、Ｖ２．Ｖ３．Ｖ４）、選択信号
ｓ１が論理“ｌｏのときは、 Ｚｉ＝Ｗｉ＝　　（Ｗｉ、Ｗｉ、Ｗｉ、ｗ４）となる２
進数 Ｚ＋＝　（ｚｉ、　ｚｉ、ｚｘ、ｚａ）を出力する。

選択回路１３１　は、−例として、 Ｚ＋＝Ｓｌ’Ｖｉ＋３．−Ｗｉ。

２ｇ＝Ｓ、°Ｖｉ＋Ｓ、°Ｗｚ１ ｚ３＝ｓ、°Ｖ３＋Ｓ、・Ｗ３、 Ｚ　ａｚ３１　　’　　ｖ、＋　　３１　　’　　Ｗ４
のような論理で実現できる。

選択回路１３２は、第２単位加算回路１０２から出力さ
れた２進数Ｖｉ、Ｗ２と、選択信号生成回路１２０から
出力された選択信号ｓ２とを入力し、選択回路１３１　
と同様に、選択信号Ｓｇが論理“０”のときはｖ２を、
選択信号Ｓ２が論理“１”のときはＷ２を２進数ｚ２と
して出力する。

選択回路１３２は、選択回路＋３１　と同様の論理回路
で実現できる。

第２図は本発明の第２の実施例を示すブロック図であＤ
、本実施例の加算回路２００は第４図に示した第１の実
施例の加算回路１００と同様の回路に桁上り信号生成回
路２４０を付加したものである。

第２図において、加算回路２００は、１個の第１単位加
算回路２１０と、２個の第２単位加算回路２０１．２０
２と、１個の選択信号生成回路２２０と、２個の選択回
路２３１．２３２と、１個の桁上り信号生成回路２４０
とから構成され、２個の１４ビー／　）の２進数 Ｘ　−（Ｘ　＋、Ｘ２、Ｘｚ）＝　　（Ｘ＋、ｘｔ、・
・・、ｘｌ、〕　、Ｙ＝　　（Ｙ＋、Ｙｚ、Ｙ３）＝　
　（ｙ＋、ｙ２、・・・、ｙｌ、〕を入力し、ＸとＹと
の和の１４ビツトの２進数Ｚ＝　（Ｚ１Ｚ２．Ｚ３）＝
　（ｚｉ、Ｚｇｉ”・、ｚ１４〕と、代表桁上り信号Ｇ
とを出力する。

第１単位加算回路２１０、第２単位加算回路２０１゜２
０２、選択信号生成回路２２０および選択回路２３１゜
２３２の動作は、第１図に示した第１の実施例の加算回
路１００における第１単位加算回路１１０、第２単位加
算回路１０１．１０２　、選択信号生成回路１２０およ
び選択回路１３１．１３２とそれぞれ同様なので、これ
らの詳しい説明は省略する。

桁上り信号生成回路２４０は、第２単位加算回路２０Ｌ
、２０２より出力された桁上り出力ｇ　＋、　ｉｌｌ　
＋およびｇ　ｚ、　ｐｚと、第１単位加算回路２１０よ
り出力された桁上り出力ｇ３とをそれぞれ入力し、Ｇ＝
ｇ＋”ｐｉｇｚ＋Ｐ＋ｌ）ｚ−ｇｚとなる代表桁上り信
号Ｇを出力する。

第３図は本発明の第３の実施例を示すブロック図であＤ
、本実施例の加算回路１０００ば第１図に示した第１の
実施例の加算回路１００と同一の構成でかつ第１単位加
算回路として第２図に示した第２の実施例の加算回路２
００と同一の回路を使用したものである。

第３図において、加算回路１０００は、第１の実施例の
加算回路１００と同様に、１個の第１単位加算回路１０
１０と、２個の第２単位加算回路１００１．１００２と
、１個の選択信号生成回路１０２０と、２個の選択回路
１０３１．１０３２とから構成され、２個の２２ビ、ト
の２進数 Ａ−［Ａ＋、Ａｚ、Ａｓ）＝　（Ｂ＋、ａｚ、”’、　
ａ　ｚｚ）、Ｂ＝　ＣＢ＋、Ｂｚ、Ｂｚ）＝　（ｂ＋、
ｂｚ、・・・、ｂ２□〕を人力し、ＡとＢとの和の２２
ビツトの２進数Ｃ＝　（Ｃ＋、Ｃｚ、Ｃ３）＝　（ｃ＋
、Ｃｚ、・・・、Ｃ！２）を出力する。

第１華位加算回路１０１０は、第２の実施例の加算回路
２００と同様に、１個の第１単位加算回路と、２個の第
２単位加算回路と、１個の選択信号生成回路と、２個の
選択回路と、１個の桁上り信号生成回路とから構成され
、２個の１４ビットの２進数ＡＳ＝　（ａ　ｑ、　ａ　
１６、”’、　ａ　ｚｚ〕＝　（Ｘ＋、Ｘｚ、Ｘｓ）、 Ｂｓ＝Ｃｂｑ、ｂ、。、・・・、ｂ！□〕＝（Ｙ　ｌ、
Ｙ　ＺｉＹ　３） を入力し、Ａ３とＢ、との和の１４ビツトの２進数Ｃｙ
＝ＣＣｑ、ＣＩｌ！、°°、Ｃｚｚ）＝　（Ｚ　、Ｚ　
２．　Ｚ　ａ） と、代表桁上り信号Ｇとを出力する。

第２Ｍ１位加算回路１００１．１００２　、選択信号生
成回路１０２０および選択回路１０３１．１０３２の動
作は、第１回および第２図に示した第１および第２の実
施例の加算回路１００および２００における場合と同様
なので、これらの詳しい説明は省略する。

第４図は本発明の第４の実施例を示すブロック図であＤ
、本実施例の加算回路２０００は第２図に示した第２の
実施例の加算回路２００と同一の構成で、かつ第１単位
加算回路としても加算回路２００と同一の回路を使用し
たものである。

第４図において、加算回路２０００は、第２の実施例の
加算回路２００と同様に、１個の第１単位加算回路２０
１０と、２個の第２単位加算回路２００１．２００２と
、１個の選択信号生成回路２０２０と、２個の選択回路
２０３１．２０３２と、１個の桁上り信号生成回路２０
４０とから構成され、２個の２２ビツトの２進数Ａ＝　
（Ａ＋、Ａｚ、Ａｓ）＝　（ａｔ、ａｚ、・＝、ａ　ｔ
Ｚ）、Ｂ−ＣＢ＋、Ｂｚ、Ｂｉ）＝　（ｂ＋、ｂｚ、・
・・、ｂ０〕を入力し、ＡとＢとの和の２２ビツトの２
進数Ｃ＝　　ＣＣ，、Ｃｚ、Ｃ１）＝　　（Ｃ＋、Ｃｆ
ｉ、・・・、Ｃ２□〕と、代表桁上り信号Ｅとを出力す
る。

第１単位加算回路２０１０は、第２の実施例の加算回路
２００と同様に、１個の第１単位加算回路と、２個の第
２単位加算回路と、１個の選択信号生成回路と、２個の
選択回路と、１個の桁上り信号生成回路とから構成され
、２個の１４ビツトの２進数Ａｚ＝　（ａｔ、ａ　１０
．　”’、　ａ　２り＝（Ｘ＋、Ｘｚ、Ｘ３）、 Ｂｓ＝（ｂｑ、ｂ＋。、・・・、ｂ２□〕＝（Ｙｉ、Ｙ
ｉ、Ｙｉ） を入力し、Ａ３とＢ、との和の１４ビツトの２進数Ｃ３
”　（Ｃｑ、　Ｃ１゜、・・・、Ｃ２□〕＝　（Ｚ＋、
ｉ、２２） と、代表桁上り信号Ｇとを出力する。

第２単位加算回路２００１．２００２　、選択信号生成
回路２０２０および選択回路２０３１．２０３２の動作
は、第１図ないし第３図に示した第１ないし第３の実施
例における場合と同様なので、これらの詳しい説明は省
略する。

また、桁上り信号生成回路２０４０の動作も、第２図に
示した実施例における場合と同様なので、詳しい説明を
省略する。

〔発明の効果〕

以上説明したように本発明は、従来の加算回路において
は最上位の桁上り信号生成回路から下位へ順次生成され
単位加算回路での和の２進数生成のために必要だった補
助入力を必要とせず、２個の人力２進数の和の２進数と
、それに１だけ加えた和の２進数との２個の和の２進数
を出力する単位加算回路と、最上位での選択信号生成回
路内で桁上り情報から生成される選択信号により２個の
和の２進数のいずれかを選択する選択回路とを使用する
ことによＤ、最上位での桁上り信号の決定から加算結果
の出力までの演算時間が短縮できる効果がある。

また、ビット数の大きな２進数に対しても演算時間の増
加が少ないため、演算の高速化に適した加算回路が得ら
れる効果がある。

さらに、加算後の処理、例えば、演算結果の正規化シフ
ト、パリティ発生、リーディングゼロなどの他の処理を
選択回路に入力される前、つまり単位加算回路の出力の
時点で準備し、選択回路内に加算後の処理の一部または
全部を組み込むことが比較的容易になるため、加算回路
のみではなく、加算回路を含んだデータ処理装置全体の
高速化が可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック口、第３図は本発明の
第３の実施例のブロック図、第４図は本発明の第４の実
施例のブロック図、第５図は従来の加算回路の一例を示
すブロック図である。 図において、 １００．２００．１０００．２０００・・・・・・加算
回路、１０１、１０２．２０１．２０２． １００１．１００２．２００１．２００２・・・・第２
単位加算回路、 １１０．２１０．１０１０．２０１０・・第１単位加算
回路、１２０．２２０．１０２０．２０２０・・選択信
号生成回路、１３］、１３２．２３１．２３２． １０３１．１０３２．２０３１．２０３２・・・・・選
択回路、２４０．２０４０　　　　　・・・桁上り信号
生成回路である。 第　１　回 卯葬回ゴ夕ｌθθ 第　２　凹 半　３　回 、カロ刃Ｖ回、正を、ｌρｌρ 第　４　因 第５　図 手続補正書（自発〕 １、事件の表示　　　昭和６０年　特許　願第１４０９
６１号２、発明の名称　　　加算回路 ３、補正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 （４２３）　　　日本電気株式会社 代表者　関本忠弘 ４、代理人 ５　補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明１１ａｌ誓第１Ｏ頁第１行目の記載「第５図」を「第
５図に」と訂正します。 １、１、−Ｍ 代理人　弁理士　　内　原　　　晋 （、゛

Claims (3)

【特許請求の範囲】
1. （１）２個のｎ（正整数）ビットの２進数Ｄ、Ｅを入力
   し、ＤとＥとの和のｎビットの２進数Ｆと、ＤとＥとの
   和の上位桁への桁上り出力ｒとを生成し出力する第１の
   単位加算回路と、 ２個のｍ（正整数）ビットの２進数Ｘ＿ｉ、Ｙ＿ｉを入
   力し、Ｘ＿ｉとＹ＿ｉとの和のｍビットの第１の２進数
   Ｖ＿ｉと、Ｘ＿ｉとＹ＿ｉとの和の上位桁への第１桁上
   り出力ｇ＿ｉと、Ｘ＿ｉとＹ＿ｉと１との和のｍビット
   の第２の２進数Ｗ＿ｉと、Ｘ＿ｉとＹ＿ｉと１との和の
   上位桁への第２桁上り出力ｐ＿ｉとを生成し出力するｌ
   （正整数）個の第２単位加算回路と、前記第１単位加算
   回路より出力された桁上り出力ｒと、前記ｌ個の第２単
   位加算回路のうちの（ｌ−１）個の第２単位加算回路よ
   り出力された（ｌ−１）個の第１桁上り出力ｇ＿２、ｇ
   ＿３、…、ｇ＿ｌと、（ｌ−１）個の第２桁上り出力ｐ
   ＿２、ｐ＿３、…、ｐ＿ｌとを入力し、論理式 ｓ＿ｉ＝ｇ＿ｉ＿＋＿１＋ｐ＿ｉ＿＋＿１・ｇ＿ｉ＿＋
   ＿２＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・ｇ＿ｉ＿＋＿
   ３＋…＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・…・ｐ＿ｌ
   ＿−＿１・ｇ＿ｌ＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・
   …・ｐ＿ｌ＿−＿１・ｐ＿ｌ・ｒ（１≦ｉ≦ｌ−１）、 ｓ＿ｌ＝ｒ となるｌ個の選択信号ｓ＿１、ｓ＿２、…、ｓ＿ｌを生
   成し出力する選択信号生成回路と、 前記ｌ個の第２単位加算回路より出力されたｌ個の第１
   の２進数Ｖ＿１、Ｖ＿２、…、Ｖ＿ｌのうちの１個の２
   進数Ｖ＿ｉと、ｌ個の第２の２進数Ｗ＿１、Ｗ＿２、…
   、Ｗ＿ｌのうちの１個の２進数Ｗ＿ｉと、前記選択信号
   生成回路より出力されたｌ個の選択信号ｓ＿１、ｓ＿２
   、…、ｓ＿ｌのうちの１個の選択信号ｓ＿ｉとを入力し
   、前記選択信号ｓ＿ｉが論理“０”のときはＶ＿ｉを、
   前記選択信号ｓ＿ｉが論理“１”のときはＷ＿ｉを選択
   した結果のｍビットの２進数Ｚ＿ｉを生成し出力するｌ
   個の選択回路とを有し、 ２個の（ｌ×ｍ＋ｎ）ビットの２進数 Ａ＝〔Ｘ＿１、Ｘ＿２、…、Ｘ＿ｌ、Ｄ〕、Ｂ＝〔Ｙ＿
   １、Ｙ＿２、…、Ｙ＿ｌ、Ｅ〕 を入力とし、ＡとＢとの和の（ｌ×ｍ＋ｎ）ビットの２
   進数 Ｃ＝〔Ｚ＿１、Ｚ＿２、…、Ｚ＿ｌ、Ｆ〕 を生成し出力することを特徴とする加算回路。
2. （２）２個のｎ（正整数）ビットの２進数Ｄ、Ｅを入力
   し、ＤとＥとの和のｎビットの２進数Ｆと、ＤとＥとの
   和の上位桁への桁上り出力ｒとを生成し出力する第１単
   位加算回路と、 ２個のｍ（正整数）ビットの２進数Ｘ＿ｉ、Ｙ＿ｉを入
   力し、Ｘ＿ｉとＹ＿ｉとの和のｍビットの第１の２進数
   Ｖ＿ｉと、Ｘ＿ｉとＹ＿ｉとの和の上位桁への第１桁上
   り出力ｇ＿ｉと、Ｘ＿ｉとＹ＿ｉと１との和のｍビット
   の第２の２進数Ｗ＿ｉと、Ｘ＿ｉとＹ＿ｉと１との和の
   上位桁への第２桁上り出力ｐ＿ｉとを生成し出力するｌ
   （正整数）個の第２単位加算回路と、前記第１単位加算
   回路より出力された桁上り出力ｒと、前記ｌ個の第２単
   位加算回路のうちの（ｌ−１）個の第２単位加算回路よ
   り出力された（ｌ−１）個の第１桁上り出力ｇ＿２、ｇ
   ＿３、…、ｇ＿ｌと、（ｌ−１）個の第２桁上り出力ｐ
   ＿２、ｐ＿３、…、ｐ＿ｌとを入力し、論理式 ｓ＿ｉ＝ｇ＿ｉ＿＋＿１＋ｐ＿ｉ＿＋＿１・ｇ＿ｉ＿＋
   ＿２＋Ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・ｇ＿ｉ＿＋＿
   ３＋…＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・…・ｐ＿ｌ
   ＿−＿１・ｇ＿ｌ＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・
   …・ｐ＿ｌ＿−＿１・ｐ＿ｌ・ｒ（１≦ｉ≦ｌ−１）、 ｓ＿ｌ＝ｒ となるｌ個の選択信号ｓ＿１、ｓ＿２、…、ｓ＿ｌを生
   成し出力する選択信号生成回路と、 前記ｌ個の第２単位加算回路より出力されたｌ個の第１
   の２進数Ｖ＿１、Ｖ＿２、…、Ｖ＿ｌのうちの１個の２
   進数Ｖ＿ｉと、ｌ個の第２の２進数Ｗ＿１、Ｗ＿２、…
   、Ｗ＿ｌのうちの１個の２進数Ｗ＿ｉと、前記選択信号
   生成回路より出力されたｌ個の選択信号ｓ＿１、ｓ＿２
   、…、ｓ＿ｌのうちの１個の選択信号ｓ＿ｉとを入力し
   、前記選択信号ｓ＿ｉが論理“０”のときはＶ＿ｉを、
   前記選択信号ｓ＿ｉが論理“１”のときはＷ＿ｉを選択
   した結果のｍビットの２進数Ｚ＿ｉを生成し出力するｌ
   個の選択回路と、 前記第１単位加算回路より出力された桁上り出力ｒと、
   前記ｌ個の第２単位加算回路より出力されたｌ個の第１
   桁上り出力ｇ＿１、ｇ＿２、…、ｇ＿ｌと、ｌ個の第２
   桁上り出力ｐ＿１、ｐ＿２、…、ｐ＿ｌとを入力し、論
   理式 Ｇ＝ｇ＿１＋ｐ＿１・ｇ＿２＋ｐ＿１・ｐ＿２・ｇ＿３
   ＋…＋ｐ＿１・ｐ＿２・…・ｐ＿ｌ＿−＿１・ｇ＿ｌ＋
   ｐ＿１・ｐ＿２・…・ｐ＿ｌ＿−＿１・ｐ＿ｌ・ｒとな
   る代表桁上り信号Ｇを生成し出力する桁上り信号生成回
   路とを有し、 ２個の（ｌ×ｍ＋ｎ）ビットの２進数 Ａ＝〔Ｘ＿１、Ｘ＿２、…、Ｘ＿ｌ、Ｄ〕、Ｂ＝〔Ｙ＿
   １、Ｙ＿２、…、Ｙ＿ｌ、Ｅ〕 を入力とし、ＡとＢとの和の（ｌ×ｍ＋ｎ）ビットの２
   進数 Ｃ＝〔Ｚ＿１、Ｚ＿２、…、Ｚ＿ｌ、Ｆ〕 と、ＡとＢとの和の上位桁への桁上り信号Ｇとを生成し
   出力することを特徴とする加算回路。
3. （３）前記第１単位加算回路が、 ２個のｎビットの２進数Ｄ、Ｅを入力し、ＤとＥとの和
   のｎビットの２進数Ｆと、ＤとＥとの和の上位桁への桁
   上り出力ｒとを生成し出力する第１単位加算回路と、 ２個のｍビットの２進数Ｘ＿ｉ、Ｙ＿ｉを入力し、Ｘ＿
   ｉとＹ＿ｉとの和のｍビットの第１の２進数Ｖ＿ｉと、
   Ｘ＿ｉとＹ＿ｉとの和の上位桁への第１桁上り出力ｇ＿
   ｉと、Ｘ＿ｉとＹ＿ｉと１との和のｍビットの第２の２
   進数Ｗ＿ｉと、Ｘ＿ｉとＹ＿ｉと１との和の上位桁への
   第２桁上り出力ｐ＿ｉとを生成し出力するｌ個の第２単
   位加算回路と、 前記第１単位加算回路より出力された桁上り出力ｒと、
   前記ｌ個の第２単位加算回路のうちの（ｌ−１）個の第
   ２単位加算回路より出力された（ｌ−１）個の第１桁上
   り出力ｇ＿２、ｇ＿３、…、ｇ＿ｌと、（ｌ−１）個の
   第２桁上り出力ｐ＿２、ｐ＿３、…、ｐ＿ｌとを入力し
   、論理式 ｓ＿ｉ＝ｇ＿ｉ＿＋＿１＋ｐ＿ｉ＿＋＿１・ｇ＿ｉ＿＋
   ＿２＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・ｇ＿ｉ＿＋＿
   ３＋…＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・…・ｐ＿ｌ
   ＿−＿１・ｇ＿ｌ＋ｐ＿ｉ＿＋＿１・ｐ＿ｉ＿＋＿２・
   …・ｐ＿ｌ＿−＿１・ｐ＿ｌ・ｒ（１≦ｉ≦ｌ−１）、 ｓ＿ｌ＝ｒ となるｌ個の選択信号ｓ＿１、ｓ＿２、…、ｓ＿ｌを生
   成し出力する選択信号生成回路と、 前記ｌ個の第２単位加算回路より出力されたｌ個の第１
   の２進数Ｖ＿１、Ｖ＿２、…、Ｖ＿ｌのうちの１個の２
   進数Ｖ＿ｉと、ｌ個の第２の２進数Ｗ＿１、Ｗ＿２、…
   、Ｗ＿ｌのうちの１個の２進数Ｗ＿ｉと、前記選択信号
   生成回路より出力されたｌ個の選択信号ｓ＿１、ｓ＿２
   、…、ｓ＿ｌのうちの１個の選択信号ｓ＿ｉとを入力し
   、前記選択信号ｓ＿ｉが論理“０”のときはＶ＿ｉを、
   前記選択信号ｓ＿ｉが論理“１”のときはＷ＿ｉを選択
   した結果のｍビットの２進数Ｚ＿ｉを生成し出力するｌ
   個の選択回路と、 前記第１単位加算回路より出力された桁上り出力ｒと、
   前記ｌ個の第２単位加算回路より出力されたｌ個の第１
   桁上り出力ｇ＿１、ｇ＿２、…、ｇ＿ｌと、ｌ個の第２
   桁上り出力ｐ＿１、ｐ＿２、…、ｐ＿ｌとを入力し、論
   理式 Ｇ＝ｇ＿１＋ｐ＿１・ｇ＿２＋ｐ＿１・ｐ＿２・ｇ＿３
   ＋…＋ｐ＿１・ｐ＿２・…・ｐ＿ｌ＿−＿１・ｇ＿ｌ＋
   ｐ＿１・ｐ＿２・…・ｐ＿ｌ＿−＿１・ｐ＿ｌ・ｒとな
   る代表桁上り信号Ｇを生成し出力する桁上り信号生成回
   路とを有し、 ２個の（ｌ×ｍ＋ｎ）ビットの２進数 Ａ＝〔Ｘ＿１、Ｘ＿２、…、Ｘ＿ｌ、Ｄ〕、Ｂ＝〔Ｙ＿
   １、Ｙ＿２、…、Ｙ＿ｌ、Ｅ〕 を入力とし、ＡとＢとの和の（ｌ×ｍ＋ｎ）ビットの２
   進数 Ｃ＝〔Ｚ＿１、Ｚ＿２、…、Ｚ＿ｌ、Ｆ〕 と、ＡとＢとの和の上位桁への桁上り信号Ｇとを生成し
   出力する加算回路でなることを特徴とする特許請求範囲
   第１項または第２項記載の加算回路。