JPS6055633A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6055633A JPS6055633A JP58163141A JP16314183A JPS6055633A JP S6055633 A JPS6055633 A JP S6055633A JP 58163141 A JP58163141 A JP 58163141A JP 16314183 A JP16314183 A JP 16314183A JP S6055633 A JPS6055633 A JP S6055633A
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- Japan
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- electrode
- annular
- electrode plate
- control electrode
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はトランジスタ、ゲートターンオフサイリスタ等
の微細電極パターンを南する半導体装１ｋに係り、特に
制御１は極部の月二接構造に関°Ｉるものである。
の微細電極パターンを南する半導体装１ｋに係り、特に
制御１は極部の月二接構造に関°Ｉるものである。
トランジスタ（以下Ｔ几Ｓと略＋ｉ＋Ｆ、 ）−やゲー
用・ターンオフサイリスタ（以下（］ １’ ０と略ｉ
１１： ） ’ｒ＆：ｌ’、。
用・ターンオフサイリスタ（以下（］ １’ ０と略ｉ
１１： ） ’ｒ＆：ｌ’、。
半導体基体におけるエミッタｊ−を微細な・え髪月ｌｉ
ｔ状に分割し、各エミツタ層にエミッタ電極膜やカソー
ド電極ｊ摸を設けると共に、隣接ベース層にベース電極
膜、ゲート電極膜を各エミツタ層を取囲む様に設け、タ
ーンオフ時にベース層からキャリアの引出しを早め、高
速動作が行われる様にしている。
ｔ状に分割し、各エミツタ層にエミッタ電極膜やカソー
ド電極ｊ摸を設けると共に、隣接ベース層にベース電極
膜、ゲート電極膜を各エミツタ層を取囲む様に設け、タ
ーンオフ時にベース層からキャリアの引出しを早め、高
速動作が行われる様にしている。
ＴＢＳ、ＧＴＯが大容量になると、エミッタ電極膜やカ
ソード電極膜に外部電極を中間滑動板を介して圧接する
と共に、ベース電極膜、ゲート電極膜に対してもベース
リード、ゲートリードを圧接して、部材間の熱膨張係数
の差によシ半導体塞体が破壊することや特性劣下を防止
し、また、電極構造の単純化を図っている。
ソード電極膜に外部電極を中間滑動板を介して圧接する
と共に、ベース電極膜、ゲート電極膜に対してもベース
リード、ゲートリードを圧接して、部材間の熱膨張係数
の差によシ半導体塞体が破壊することや特性劣下を防止
し、また、電極構造の単純化を図っている。
この場合、外部電極に加えられる圧接力の一部をベース
リード、ゲートリード等に分けているが、半導体基体に
加わる圧接荷重が均一であシ、圧接部での電気抵抗が均
一であると、ＴＢＳ、ＧＴＯの電気的特性、機械的特性
は均一化する、特に、大容量化すると、ベースリード、
ゲートリードの圧接部が各エミツタ層に対して偏ること
になシ、ベース電極膜、ゲート電極膜の内部抵抗を無視
できなくなり、動作の吻−性がｊ旧ンれがちである。
リード、ゲートリード等に分けているが、半導体基体に
加わる圧接荷重が均一であシ、圧接部での電気抵抗が均
一であると、ＴＢＳ、ＧＴＯの電気的特性、機械的特性
は均一化する、特に、大容量化すると、ベースリード、
ゲートリードの圧接部が各エミツタ層に対して偏ること
になシ、ベース電極膜、ゲート電極膜の内部抵抗を無視
できなくなり、動作の吻−性がｊ旧ンれがちである。
従って、本発明の目的は、圧接荷重が均一で、良好な電
気的１機械的特性を備えた半導体装１ｕを提供するにあ
る。
気的１機械的特性を備えた半導体装１ｕを提供するにあ
る。
本発明の特徴とするところは、短冊状の複数個のエミッ
タＬ−が同心状に群をなして分れて配置ｄされ、各群の
最外層に同心状に配置ｄされた環状中間滑動板がそれぞ
れ当接され、６環状中間滑動板と同心的に配置され市電
間滑動板の間を通１〜で制憫１電極板が当接され、各環
状中間ｆ犀１Ｉｌｂ仮には直接、そして、制御室＆仮に
は皿ばねを介して外部電極が当接し、皿ばねは制御！極
板の幅中心のあたりに当接されていることにある。
タＬ−が同心状に群をなして分れて配置ｄされ、各群の
最外層に同心状に配置ｄされた環状中間滑動板がそれぞ
れ当接され、６環状中間滑動板と同心的に配置され市電
間滑動板の間を通１〜で制憫１電極板が当接され、各環
状中間ｆ犀１Ｉｌｂ仮には直接、そして、制御室＆仮に
は皿ばねを介して外部電極が当接し、皿ばねは制御！極
板の幅中心のあたりに当接されていることにある。
以下、本発明をＧＴＯを例に採って図面に示す実施例と
共に説明する。
共に説明する。
第１図において、１０ｏは気密容器で、これは、セラミ
ック筒１０１の両開口部にフランジ１０２〜１０４を介
して可撓性を持って、かつ気密に設けられた１対の外部
電極１０５，１０６から構成されている。
ック筒１０１の両開口部にフランジ１０２〜１０４を介
して可撓性を持って、かつ気密に設けられた１対の外部
電極１０５，１０６から構成されている。
外部電極１０５．１０６の間に半導体素子２００が配置
されている。
されている。
半導体素子２００は第２図（ａ）（ｂ）に拡大して示す
ように半導体（シリコン）基体２０１とタングステンあ
るいはモリブデンの支持体２０２をろう材２０３で一体
化したものである。勿論、シリコン基体２０１のみであ
ってもよい。
ように半導体（シリコン）基体２０１とタングステンあ
るいはモリブデンの支持体２０２をろう材２０３で一体
化したものである。勿論、シリコン基体２０１のみであ
ってもよい。
シリコン基体２０１は１対の主表面に導電型が順次異な
る４個の半導体層Ｎウ Ｐ ｓ 、 Ｎ Ｂ。
る４個の半導体層Ｎウ Ｐ ｓ 、 Ｎ Ｂ。
Ｐｖを有し、Ｎｒ＋層は短冊状に分割されて、放射状に
配置されている。更に、放射状の各Ｎｗ層はシリコン基
体２０１の中心側と周縁側の２群に分けられている。各
Ｎｗ層にはアルミニウムのカソード電極膜２０４が低抵
抗接触され、ＰＢ層には各Ｎｖ層を取囲むようにアルミ
ニウムのゲート電極膜２０５が低抵抗接触されている。
配置されている。更に、放射状の各Ｎｗ層はシリコン基
体２０１の中心側と周縁側の２群に分けられている。各
Ｎｗ層にはアルミニウムのカソード電極膜２０４が低抵
抗接触され、ＰＢ層には各Ｎｖ層を取囲むようにアルミ
ニウムのゲート電極膜２０５が低抵抗接触されている。
尚第２図（ａ）では１４４純化のためツノソード、ゲー
トの各電極膜２０４，２０５や光面の酸化膜を省略して
いる。
トの各電極膜２０４，２０５や光面の酸化膜を省略して
いる。
半導体素子２０（）は外部′電極１０５、支持板２０２
間に保合するテフロンガ、イド２０６により位置決めさ
れ、また、シリコーンゴムのワニス２０７で端部表面処
理が行われている。
間に保合するテフロンガ、イド２０６により位置決めさ
れ、また、シリコーンゴムのワニス２０７で端部表面処
理が行われている。
中心側群の各ＮＩＩＪ−上のカッ−ド電極２０４、周縁
側群の各Ｎ ｗ ）＠ ｌ：のカソード市１極２０４に
対して、タングステンの環状中間滑動４１ｙ ：Ｓ （
１１。
側群の各Ｎ ｗ ）＠ ｌ：のカソード市１極２０４に
対して、タングステンの環状中間滑動４１ｙ ：Ｓ （
１１。
３０２が当接されている。両者間ｒｌｔ動板３０１゜３
０２は同心状に配置され、両省間にモリブデンの環状ゲ
ート１！極板３０３がや―り同心状に配置されている。
０２は同心状に配置され、両省間にモリブデンの環状ゲ
ート１！極板３０３がや―り同心状に配置されている。
中間滑動板３０１，３０２に外部電極１０６が直接当接
し、ゲート奄他板３０３には皿ばね３０４を介して外部
電極１０６が当接している。
し、ゲート奄他板３０３には皿ばね３０４を介して外部
電極１０６が当接している。
ゲート電極板３０３は中心側ＪＪ’Ｐの各Ｎｔ層と周縁
側群の各Ｎｗ層の間のｐ ｍ Ｊｉｍ にのゲート電極
膜に当接している。
側群の各Ｎｗ層の間のｐ ｍ Ｊｉｍ にのゲート電極
膜に当接している。
第３図は第１図の一点鎖線で囲んだＡ部の拡大図である
。
。
外部電極１０６には第４図に示すように、環状の溝１０
６ａが設けられており、皿ばね３０４はこの溝１０６ａ
に収容されている。皿ばね３０４には座金３０５が装着
され、ゲート電極板３０３との間にマイカの絶縁板３０
６、銅のゲート端子板３０７が設けられている。ゲート
電極板３０３のゲート電極膜２０５との当接面、ゲート
端子板３０７との当接面以外の個所はテフロン３０８で
被覆され、中間滑動板３０１，３０２との混触を防止し
ている。ゲート端子板３０７は外部電極１０６の溝１０
６ａ内に収容されているので、外部電極１０６との混触
をさけるため、やはシテフロン３０９で被覆されている
。ゲート端子板３０７は第５図に示すように環状の当接
部３０７ａと接続部３０７ｂとからなシ、接続部３０７
ｂは外部電極１０６の半径方向の溝１０６ｂに収容され
る。接続部３０７ｂには変形自在な接続体３１０の一端
が固着され、また他端は、セラミック筒１０１を貫通し
て設けられたゲー ドパイブ１０７と固着されている。
６ａが設けられており、皿ばね３０４はこの溝１０６ａ
に収容されている。皿ばね３０４には座金３０５が装着
され、ゲート電極板３０３との間にマイカの絶縁板３０
６、銅のゲート端子板３０７が設けられている。ゲート
電極板３０３のゲート電極膜２０５との当接面、ゲート
端子板３０７との当接面以外の個所はテフロン３０８で
被覆され、中間滑動板３０１，３０２との混触を防止し
ている。ゲート端子板３０７は外部電極１０６の溝１０
６ａ内に収容されているので、外部電極１０６との混触
をさけるため、やはシテフロン３０９で被覆されている
。ゲート端子板３０７は第５図に示すように環状の当接
部３０７ａと接続部３０７ｂとからなシ、接続部３０７
ｂは外部電極１０６の半径方向の溝１０６ｂに収容され
る。接続部３０７ｂには変形自在な接続体３１０の一端
が固着され、また他端は、セラミック筒１０１を貫通し
て設けられたゲー ドパイブ１０７と固着されている。
ゲー ドパ・ｆプ１（）７からＩＵ ＃；ｔ、部３０７
ｂにがけて、絶縁性の熱収縮チ：】−一−グ：目１が
設けられている。
ｂにがけて、絶縁性の熱収縮チ：】−一−グ：目１が
設けられている。
外部電極１０５，１０６間で圧接力が加えられた場合、
フランジ１０２〜１０４がたわんで、各部材間が当接ｌ
〜、圧接曲中が加わる。この時、皿ばね３０４が用いら
れているため、ゲート電極膜２０５−ゲート電極板３ｏ
３−ゲート端子板３０７間は環状な全面で均等な荷１１
を受けて相互に接触する。一部で片当りがあり、」ｄ触
不艮部分があると、その部分ては、ゲート端子板３０７
からゲート電極膜２０５間の電気抵抗が高くなって、ゲ
ート電流が充分に流れず、ターンオン、ターンオフの動
作不良を起すが、本発明でしょ皿ばねを用いているから
、円周方向でそのような動作不良はなく、均一な特性が
４４すられる。
フランジ１０２〜１０４がたわんで、各部材間が当接ｌ
〜、圧接曲中が加わる。この時、皿ばね３０４が用いら
れているため、ゲート電極膜２０５−ゲート電極板３ｏ
３−ゲート端子板３０７間は環状な全面で均等な荷１１
を受けて相互に接触する。一部で片当りがあり、」ｄ触
不艮部分があると、その部分ては、ゲート端子板３０７
からゲート電極膜２０５間の電気抵抗が高くなって、ゲ
ート電流が充分に流れず、ターンオン、ターンオフの動
作不良を起すが、本発明でしょ皿ばねを用いているから
、円周方向でそのような動作不良はなく、均一な特性が
４４すられる。
また、皿ばね３（）４の座金３０５、絶縁板３０６各介
してのゲート端子板：（０７、ゲ町１・電極板３０３へ
の当Ｊ妾１固所をそれらの１ｌｌｌ、ｌ ｊｌ匂しあた
りにしていることによって、圧接荷重は幅方向でも均一
化される。
してのゲート端子板：（０７、ゲ町１・電極板３０３へ
の当Ｊ妾１固所をそれらの１ｌｌｌ、ｌ ｊｌ匂しあた
りにしていることによって、圧接荷重は幅方向でも均一
化される。
そして、第３図のように、ゲート電極板３０３の一部も
外部電極１０６の溝１０６ａに収容させておくと、中間
滑動板３０１，３０２の位置合せも可能であり、また、
製作作業も容易になる。
外部電極１０６の溝１０６ａに収容させておくと、中間
滑動板３０１，３０２の位置合せも可能であり、また、
製作作業も容易になる。
ゲート電極膜２０５に加わる荷重が均一であるので、荷
重集中による特性劣下が、半導体素子の破壊がなく、良
好な電気的、機械的特性を有している。
重集中による特性劣下が、半導体素子の破壊がなく、良
好な電気的、機械的特性を有している。
シリコン基体２０１と支持板２０２のろう付により、半
導体素子２００が彎曲したとしても、ゲート電極膜２０
５にアルミニウムのごとき軟質材ゲート電極板３０３と
してモリブデン、タングステンのごとき硬質材を用いて
おけば、ゲート電極板３０３は、そのゲート電極膜２０
５に喰い込む。
導体素子２００が彎曲したとしても、ゲート電極膜２０
５にアルミニウムのごとき軟質材ゲート電極板３０３と
してモリブデン、タングステンのごとき硬質材を用いて
おけば、ゲート電極板３０３は、そのゲート電極膜２０
５に喰い込む。
この場合、皿ばねがゲート電極板３０３の幅中心のあた
シに圧接荷重を作用させていると、ゲート電極膜２０５
とゲート電極板３０３０片当シは少なく、良好な接触が
得られる。
シに圧接荷重を作用させていると、ゲート電極膜２０５
とゲート電極板３０３０片当シは少なく、良好な接触が
得られる。
本発明は以上の実施例に限らず、ド叱の態様でも実施可
能である。
能である。
（１） エミツタ層が多重同心群ＶＣ分かれて配ｌｉ＆
され、各群の間に制φ（１電極板が配置ａされ一部いる
もの。。
され、各群の間に制φ（１電極板が配置ａされ一部いる
もの。。
例えばエミツタ層が４Ｈ１放射同心状に配置され、第２
群と第３群の間に制御Ｌ１１電極扱が配置ａされ、第１
＃と第２１１Ｔｉ 、第３群と第４群のエミツタ層に中
間滑動板がそれぞれ一括しで当接しているもの。
群と第３群の間に制御Ｌ１１電極扱が配置ａされ、第１
＃と第２１１Ｔｉ 、第３群と第４群のエミツタ層に中
間滑動板がそれぞれ一括しで当接しているもの。
（２）ベース層がエッチダウンされずに、エミツタ層と
同一平面上にあるもの。
同一平面上にあるもの。
（３）エミッタ層−ベース層のｐｎ接合がゾレーナ構造
となっているもの。
となっているもの。
（４）アノード側エミツタ層が隣接ベース層と共に他方
の主表面に露出し、アノード電極膜で短絡されているＧ
ＴＯ８ （５）エミッタｊ−が円周方向に弧状に配置されている
もの。
の主表面に露出し、アノード電極膜で短絡されているＧ
ＴＯ８ （５）エミッタｊ−が円周方向に弧状に配置されている
もの。
以上説明したように、本発明によれば、圧接荷重が均一
に加わり、良好な電気的、機械的％性を備えた半導体装
置を得ることができる。
に加わり、良好な電気的、機械的％性を備えた半導体装
置を得ることができる。
第１図は本発明の一実施例を示すＧＴＯの断面図、第２
図は第１図に示すＧＴＯの半導体素子を示してお、？、
（ａ）はシリコン基体の平面図、（ｂ）は（ａ）の１−
１切断線に沿った断面図、第３図は第１図の一点鎖線で
囲んだＡ部分の拡大図、第４図は第１図の（）ＴＯで用
いられている外部電極の平面図、第５図は第１図のＧＴ
Ｏで用いられているゲート端子板の半面図である。 】００・・・気密容器、１０１・・・セラミック筒、１
０２〜１０４・・・フランジ、１０５，１０６・・・外
部電極、１０７・・・ゲートパイプ、２０１・・・シリ
コン基体、２０４・・・カソード電極膜、２０５・・・
ゲート電極膜、３０１．３０２・・・中間滑動板、３０
３・・・ゲート電＋ｉｘ＆、３０４・・・皿バネ、３０
７・・・ゲート端子板。 代理人 弁理士 高橋明夫 （１１） 第１０ 第２図ｃ月 第２図／Ｉ）） 部３図 第１頁の続き ０発 明 者 桜 １） 修 六 日立市幸町３”内 １５９−
図は第１図に示すＧＴＯの半導体素子を示してお、？、
（ａ）はシリコン基体の平面図、（ｂ）は（ａ）の１−
１切断線に沿った断面図、第３図は第１図の一点鎖線で
囲んだＡ部分の拡大図、第４図は第１図の（）ＴＯで用
いられている外部電極の平面図、第５図は第１図のＧＴ
Ｏで用いられているゲート端子板の半面図である。 】００・・・気密容器、１０１・・・セラミック筒、１
０２〜１０４・・・フランジ、１０５，１０６・・・外
部電極、１０７・・・ゲートパイプ、２０１・・・シリ
コン基体、２０４・・・カソード電極膜、２０５・・・
ゲート電極膜、３０１．３０２・・・中間滑動板、３０
３・・・ゲート電＋ｉｘ＆、３０４・・・皿バネ、３０
７・・・ゲート端子板。 代理人 弁理士 高橋明夫 （１１） 第１０ 第２図ｃ月 第２図／Ｉ）） 部３図 第１頁の続き ０発 明 者 桜 １） 修 六 日立市幸町３”内 １５９−
Claims (1)
- 【特許請求の範囲】 １、半導体基体はその一対の主表向間に導電型が互に異
なる少くとも３個の半導体層を有しており、一方の主表
面には複数の短冊状最外層と各最外層に隣接する中間層
が露出し、各最外層は一方の主表面において同心状に群
をなして配置されておシ、各最外層には一方の主電極膜
がそれぞれ低抵抗接触されておシ、隣接中間層には各最
外層を取囲むように制御電極膜が低抵抗接触し、同心状
配置の各群の最外層の主電極膜には同心的に配置された
環状の中間滑動板がそれぞれ当接し、同心状配置の最外
層の各群の間の制御電極膜に環状の制御電極板が各環状
中間滑動板の間を通してそれらと同心的に配置されて当
接し、各環状中間滑動板には直接、そして環状制御電極
板には皿ばねを介して一方の外部電極が当接し、皿ばね
は環状制御電極の 板の幅中心ｊあたりに当接され、他方主表面の他方の主
電極に他方の外部電極が低抵抗接触し、両列部電極は絶
縁筒の開口にそれぞＪ【気密かつ可撓的に設けられて半
導体基体を収納する気密容器を形成しており、環状制御
電極板口絶縁面會貝通して設けられた外部１１ｊＵ呻電
極の容器内端と接続されていることを特徴とする半導体
層１自１゜２、上記第１項において、各環状中間層ＭＩ
１１板と環状制御１１Ｌ極板の間は制御電極板に設けた
絶縁′吻で絶縁され、皿ばねと制偵１１電極板の間は両
者間に設けた環状絶縁板で絶縁されていることｆ：％徴
とする半導体装１１゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163141A JPS6055633A (ja) | 1983-09-07 | 1983-09-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163141A JPS6055633A (ja) | 1983-09-07 | 1983-09-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055633A true JPS6055633A (ja) | 1985-03-30 |
Family
ID=15767988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163141A Pending JPS6055633A (ja) | 1983-09-07 | 1983-09-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055633A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150670A (ja) * | 1984-01-17 | 1985-08-08 | Mitsubishi Electric Corp | 半導体装置 |
| JPS60194565A (ja) * | 1984-03-15 | 1985-10-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS624330A (ja) * | 1985-06-28 | 1987-01-10 | Mitsubishi Electric Corp | 半導体装置 |
| JPS62229847A (ja) * | 1986-03-29 | 1987-10-08 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01129422A (ja) * | 1987-11-16 | 1989-05-22 | Fuji Electric Co Ltd | サイリスタ |
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1983
- 1983-09-07 JP JP58163141A patent/JPS6055633A/ja active Pending
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