JPS6083366A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6083366A JPS6083366A JP58191513A JP19151383A JPS6083366A JP S6083366 A JPS6083366 A JP S6083366A JP 58191513 A JP58191513 A JP 58191513A JP 19151383 A JP19151383 A JP 19151383A JP S6083366 A JPS6083366 A JP S6083366A
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- JP
- Japan
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- resistance
- resistor
- gate electrode
- layer
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は・α線による誤動作を改良した半導体記憶装置
に関する。
に関する。
周知の如く、半導体記憶装置例えばスタティックＲＡＭ
（ＳＲＡＭ ）は、第１図に示す等価回路を有してい
る。図中のＱｌ、Ｑ２は、夫々一方のドレイン領域を他
方のダート電極に接続したＭＯＳ トランジスタでアシ
、該トランジスタＱ＋。
（ＳＲＡＭ ）は、第１図に示す等価回路を有してい
る。図中のＱｌ、Ｑ２は、夫々一方のドレイン領域を他
方のダート電極に接続したＭＯＳ トランジスタでアシ
、該トランジスタＱ＋。
Ｑ２の夫々の負荷側には抵抗” １ ＋ Ｒ２が接続さ
れ、フリップフロッゾ回路を構成している。
れ、フリップフロッゾ回路を構成している。
前記トランジスタＱｌ 、Ｑｚのンース領域は夫々接地
されている。前記フリッゾフロップ回路の各メモリ・ノ
ードＮ、、Ｎ、は、Ｍｏ８ ）ラン９ｘりＱａ ｌ Ｑ
４ を介して４’１ ＋ Ｊ２のビット線ＢＬ、ＢＬに
接続されている。前記ＭＯ８）ランリスタＱｓ、Ｑ４は
、メモリセルが選択され書き込み、読み出しが行なわれ
る際にはＯＮ状態となって前記ビット線ＢＬ、ＢＬとフ
リッゾ回路との情報の伝達が行なわれる。同ＭＯ８）ラ
ンリスタＱ＋１１Ｑ４のダート電極は夫々飴１９４ＷＬ
、ＷＬに接続されている。
されている。前記フリッゾフロップ回路の各メモリ・ノ
ードＮ、、Ｎ、は、Ｍｏ８ ）ラン９ｘりＱａ ｌ Ｑ
４ を介して４’１ ＋ Ｊ２のビット線ＢＬ、ＢＬに
接続されている。前記ＭＯ８）ランリスタＱｓ、Ｑ４は
、メモリセルが選択され書き込み、読み出しが行なわれ
る際にはＯＮ状態となって前記ビット線ＢＬ、ＢＬとフ
リッゾ回路との情報の伝達が行なわれる。同ＭＯ８）ラ
ンリスタＱ＋１１Ｑ４のダート電極は夫々飴１９４ＷＬ
、ＷＬに接続されている。
こう：した構造のＳ ＲＡＭとしては、従来第２図及び
第３図に示す構造のものが知られている。
第３図に示す構造のものが知られている。
図中□め１，２（斜線部分）ｌｉＭＯ８）ランリスタＱ
＋、Ｑ＊ の夫々のダート電極を、３（斜線部分）はＭ
ｏ８ ）ランリスタＱｓＨＱ＜の共通のダート電極を夫
々示す。これらｒ ）電極１〜３及び語線（ＷＬ）４は
、夫々ｎ型のＳｉ基板５上のＰフェル６上に夫々絶［１
１７ｔ−介して形成された第１の多結晶シリコン層から
形成されてい）回路のノードＮ２となるｎ＋層８．第１
．第２のビット線（Ｂ Ｌ 、 Ｂ Ｌ）９．．９２と
接続されるｎ＋廟１０．ｖｌ！ｌｓ端子と接続するｎ＋
層１１が夫々形成されている。前記ダート電極１〜３の
一部を含むＰウェル６上には、絶縁膜１２を介して前記
ｎ＋層８及びＭＯＳトランジスリスｌ、Ｑａのダート電
極１，２と夫々接続する第２の多結晶シリコン層からな
る抵抗（Ｒ，、Ｒ２）ＪＪ、１４が形成されている。な
お、この抵抗１３．１４は第２図においては点々部分を
示す。こうした構造のＳ ＲＡＭにおいて、従来、第１
図中のダート抵抗Ｒｇは＃？！は零でちる。
＋、Ｑ＊ の夫々のダート電極を、３（斜線部分）はＭ
ｏ８ ）ランリスタＱｓＨＱ＜の共通のダート電極を夫
々示す。これらｒ ）電極１〜３及び語線（ＷＬ）４は
、夫々ｎ型のＳｉ基板５上のＰフェル６上に夫々絶［１
１７ｔ−介して形成された第１の多結晶シリコン層から
形成されてい）回路のノードＮ２となるｎ＋層８．第１
．第２のビット線（Ｂ Ｌ 、 Ｂ Ｌ）９．．９２と
接続されるｎ＋廟１０．ｖｌ！ｌｓ端子と接続するｎ＋
層１１が夫々形成されている。前記ダート電極１〜３の
一部を含むＰウェル６上には、絶縁膜１２を介して前記
ｎ＋層８及びＭＯＳトランジスリスｌ、Ｑａのダート電
極１，２と夫々接続する第２の多結晶シリコン層からな
る抵抗（Ｒ，、Ｒ２）ＪＪ、１４が形成されている。な
お、この抵抗１３．１４は第２図においては点々部分を
示す。こうした構造のＳ ＲＡＭにおいて、従来、第１
図中のダート抵抗Ｒｇは＃？！は零でちる。
しかしながら、従来のＳ ＲＡＭによれば、例えハＭＯ
８）ランリスタＱ１の１層８にα線が入射されると、Ｐ
ウェル６及びｓｉ基板５に電子−正孔対が発生しその中
電子が前記ｎ１Ｂ８に収集される。この結果、１層８が
たとえ高電位でおる場合にもｎ＋層８の電位が下がシ、
誤動作を引き起こす、いわゆるソフトエラーが生じる。
８）ランリスタＱ１の１層８にα線が入射されると、Ｐ
ウェル６及びｓｉ基板５に電子−正孔対が発生しその中
電子が前記ｎ１Ｂ８に収集される。この結果、１層８が
たとえ高電位でおる場合にもｎ＋層８の電位が下がシ、
誤動作を引き起こす、いわゆるソフトエラーが生じる。
こう、したことから、前記ダート抵抗Ｒ１＋Ｒ２を１０
にΩ以上にすることによりソフトエラーを防止する技術
が知られている（、 １９８３． ｓｙｍｐｏａｉ ｕ
ｍｏｎ ＶＬＳＬ ｔｅｃｈｎｏｌｏｇｙ ” ＣＲ１
ｓｑｌａｔｅｄｃｅｌｌ ｆｏｒｓｏｆｔ ｅｒｒｏｒ
ｐｒｅｖｅｎｔｉｏｎ ’ Ｔ、ηｚｕＱ＆Ｔ、 ５
ａｋｕｒａ１）。かかる技術に↓シ、ダートのキャパシ
タンスＣｇとダート抵抗、〜に与る時定数ＣｇＲｇによ
ってたとえｎ＋層８の接合部分の電位が下がろうとも、
第４図に示すＱｑ ＜ Ｍｏ１ｌ ）ランリスタＱ１の
ダート電極１の電位、、の低下を阻止できる。なお、同
図において、（ａ）１：はメモリが初期″Ｈ”を記憶し
ているノード（Ｍｏ８ トランジスタＱ１のダート電極
）を、（ｂ）は、メモリが初期”Ｈ’を記憶しているノ
ード（、、Ｎｚ接合電位）を、（Ｃ）はメモリが初期＠
Ｌ＃を記憶しているノード（Ｍｏ８ ）ランリスタＱ１
のゲート電極）を、（ｄ）はメモリが初期” Ｌ”を記
憶しているノード（Ｎ２接合電位）を夫々示す。しかる
に、従来、ダート抵抗Ｒｇは、第２図におい、、てＭｏ
８ ）ランリスタＱｌ、Ｑ２のダート電極１，２用の第
２の多結晶シリコン層を全面に高抵抗にし、ダートの分
布定数型の抵抗を使う事が考えられていた。
にΩ以上にすることによりソフトエラーを防止する技術
が知られている（、 １９８３． ｓｙｍｐｏａｉ ｕ
ｍｏｎ ＶＬＳＬ ｔｅｃｈｎｏｌｏｇｙ ” ＣＲ１
ｓｑｌａｔｅｄｃｅｌｌ ｆｏｒｓｏｆｔ ｅｒｒｏｒ
ｐｒｅｖｅｎｔｉｏｎ ’ Ｔ、ηｚｕＱ＆Ｔ、 ５
ａｋｕｒａ１）。かかる技術に↓シ、ダートのキャパシ
タンスＣｇとダート抵抗、〜に与る時定数ＣｇＲｇによ
ってたとえｎ＋層８の接合部分の電位が下がろうとも、
第４図に示すＱｑ ＜ Ｍｏ１ｌ ）ランリスタＱ１の
ダート電極１の電位、、の低下を阻止できる。なお、同
図において、（ａ）１：はメモリが初期″Ｈ”を記憶し
ているノード（Ｍｏ８ トランジスタＱ１のダート電極
）を、（ｂ）は、メモリが初期”Ｈ’を記憶しているノ
ード（、、Ｎｚ接合電位）を、（Ｃ）はメモリが初期＠
Ｌ＃を記憶しているノード（Ｍｏ８ ）ランリスタＱ１
のゲート電極）を、（ｄ）はメモリが初期” Ｌ”を記
憶しているノード（Ｎ２接合電位）を夫々示す。しかる
に、従来、ダート抵抗Ｒｇは、第２図におい、、てＭｏ
８ ）ランリスタＱｌ、Ｑ２のダート電極１，２用の第
２の多結晶シリコン層を全面に高抵抗にし、ダートの分
布定数型の抵抗を使う事が考えられていた。
従って、ダート分布定数型ＱＣＲ時定数を使うため、ダ
ート抵抗ＲｇのノードＮ １ ｒ Ｎ ２ に近い部盆
ではＮｌ ＋ Ｎ ２の電位の動きに追従して効果的で
ない。具体的に述べれば、例えばノードＮｌが”Ｈ”か
ら“Ｌ’にな、るとＭｏ８）ランリスタＱ２のダートも
一部同じ速度でＨ″からＬ”になシ、ＭＯＳトランジス
リスｚは一部ＯＦＦとなる。これは、ノードＮ２の電位
を＠Ｌ＃にしておくコンダクタンスを減少せしめ、誤動
作の方向に近づける。これによ、シ、分布型のＣＲ時定
数ではあまり効果的でない・ 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、ンフ、トエ
ラーを阻止し得る半導体記憶装置を提供することを目的
とするもので、必る。
ート抵抗ＲｇのノードＮ １ ｒ Ｎ ２ に近い部盆
ではＮｌ ＋ Ｎ ２の電位の動きに追従して効果的で
ない。具体的に述べれば、例えばノードＮｌが”Ｈ”か
ら“Ｌ’にな、るとＭｏ８）ランリスタＱ２のダートも
一部同じ速度でＨ″からＬ”になシ、ＭＯＳトランジス
リスｚは一部ＯＦＦとなる。これは、ノードＮ２の電位
を＠Ｌ＃にしておくコンダクタンスを減少せしめ、誤動
作の方向に近づける。これによ、シ、分布型のＣＲ時定
数ではあまり効果的でない・ 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、ンフ、トエ
ラーを阻止し得る半導体記憶装置を提供することを目的
とするもので、必る。
本発明は、半導体基体の表面に拡散層を設け、同基体上
に絶縁膜を介してダート電極及び該ダ−ト電極、拡散層
に夫々接続する抵抗を設け、前記ダート電極、抵抗の接
触部分に高抵抗層を設けることによって、効果的々ｃ
、ｎ時定数をメモリ・セルに導入し、もってソフトエラ
ーを阻止することを図ったことを骨子とする。
に絶縁膜を介してダート電極及び該ダ−ト電極、拡散層
に夫々接続する抵抗を設け、前記ダート電極、抵抗の接
触部分に高抵抗層を設けることによって、効果的々ｃ
、ｎ時定数をメモリ・セルに導入し、もってソフトエラ
ーを阻止することを図ったことを骨子とする。
以下、本発明の一実施例を第５図を参照して説明する。
なお、第１図〜第仝図の従Ｉ Ｓ ＲＡＭと同部材のも
のは同符号を付して説明を省略し、要点のみを説明する
。
のは同符号を付して説明を省略し、要点のみを説明する
。
図中の２１は、フリツノフロ、ノ回路を構成スル一方の
ＭＯＳ ）ランリスタＱ＋ のゲート電極１の抵抗１３
との接触部分表面に形成された高抵抗層としての薄い酸
化膜である。この酸化膜２１はダート電極１を薄く酸化
することによって形成され、１０にΩ以上のコンタクト
抵抗（Ｒｇ）を有する。なお、他方のＭＯＳトランジス
リス２についても同様に酸化膜が形成されている。
ＭＯＳ ）ランリスタＱ＋ のゲート電極１の抵抗１３
との接触部分表面に形成された高抵抗層としての薄い酸
化膜である。この酸化膜２１はダート電極１を薄く酸化
することによって形成され、１０にΩ以上のコンタクト
抵抗（Ｒｇ）を有する。なお、他方のＭＯＳトランジス
リス２についても同様に酸化膜が形成されている。
しかして、本発明によれば、ＭＯＳトランジスリス ！
＋ Ｑ ！のダート電極１，２と抵抗（Ｒ１゜Ｒ２）１
３．１４との接触部分に１０にΩ以上の抵抗Ｒｇ’！ｚ
有する薄い酸化膜２１が設けられているため、メモリセ
ルを構成するＭＯＳ）ランリスタＱｌ、Ｑ２ のダート
電極１，２を、α線による電荷を受けとめるジャンクシ
ョン（ノー）’Ｎ。
＋ Ｑ ！のダート電極１，２と抵抗（Ｒ１゜Ｒ２）１
３．１４との接触部分に１０にΩ以上の抵抗Ｒｇ’！ｚ
有する薄い酸化膜２１が設けられているため、メモリセ
ルを構成するＭＯＳ）ランリスタＱｌ、Ｑ２ のダート
電極１，２を、α線による電荷を受けとめるジャンクシ
ョン（ノー）’Ｎ。
又はＮ２ ）からＣＲ時定数によって完全に分離する童
ができ、ソフトエラーを防止できる。これは、ジャンク
ションに収集されるα線による電流の大部分が０．２ｎ
ｓ程度の短いノ４ルスであｐｌこれ以上の長いＣＲ時定
数を有しているダート電極にはこの効果は波及しないこ
とに基づく。
ができ、ソフトエラーを防止できる。これは、ジャンク
ションに収集されるα線による電流の大部分が０．２ｎ
ｓ程度の短いノ４ルスであｐｌこれ以上の長いＣＲ時定
数を有しているダート電極にはこの効果は波及しないこ
とに基づく。
なお、前述したコンタクト抵抗ＲｇをｌＯｋΩ以上とし
た理由について、第６図を参照して説明する。第６図に
おいて、横軸はＲｇを、縦軸は■α−ｍｉｎを示す。こ
のＩα−ｍいは、これ以上のα線による電流が流れると
エラーとなる。ｉ、；小の電流値である。また、普通Ｃ
ｊ＝１０ｆぐらいである。同図よシ、Ｒｇ ＞Ｒｇ−ｃ
ｒｉｔ （臨界抵抗）の領域ＡではＩα１．ｎ＝ωとな
シ、どんなにα線による電流が大きくてもエラーを発生
しないことが確認できる。そして’ Ｒｇ−ｃｒｉｔは
通常十数にΩでオシ、この抵抗以上では効果的にソフト
エラーを防止できることが明らかでちる。ただし、Ｒｇ
がある程度であればソフトエラーに対して効果があるた
め、抵抗の制限性についてはおまシ問題とならない。
た理由について、第６図を参照して説明する。第６図に
おいて、横軸はＲｇを、縦軸は■α−ｍｉｎを示す。こ
のＩα−ｍいは、これ以上のα線による電流が流れると
エラーとなる。ｉ、；小の電流値である。また、普通Ｃ
ｊ＝１０ｆぐらいである。同図よシ、Ｒｇ ＞Ｒｇ−ｃ
ｒｉｔ （臨界抵抗）の領域ＡではＩα１．ｎ＝ωとな
シ、どんなにα線による電流が大きくてもエラーを発生
しないことが確認できる。そして’ Ｒｇ−ｃｒｉｔは
通常十数にΩでオシ、この抵抗以上では効果的にソフト
エラーを防止できることが明らかでちる。ただし、Ｒｇ
がある程度であればソフトエラーに対して効果があるた
め、抵抗の制限性についてはおまシ問題とならない。
なお、上記実施例では、高抵抗層としての薄い酸化膜を
ダート電極の表面を薄く酸化することによって形成する
場合について述べたが、これに限らない。例えば、ダー
ト電極の抵抗と接触すべき部分に酸素をイオン注入する
ことによって形成してもよいし、あるいは抵抗を形成す
るための材料を低抵抗するイオン注入時に該材料の底面
までイオン到達しないようにすることによって形成して
もよい。
ダート電極の表面を薄く酸化することによって形成する
場合について述べたが、これに限らない。例えば、ダー
ト電極の抵抗と接触すべき部分に酸素をイオン注入する
ことによって形成してもよいし、あるいは抵抗を形成す
るための材料を低抵抗するイオン注入時に該材料の底面
までイオン到達しないようにすることによって形成して
もよい。
また、上記実施例では半導体糸体としてＳｉ基板を用い
たが、これに限らず、例えばサファイア等の絶縁性基板
上に半導体層を形成したものを用いてもよい。
たが、これに限らず、例えばサファイア等の絶縁性基板
上に半導体層を形成したものを用いてもよい。
以上詳述した如く本発明性によれば、ソフトエラーを阻
止した信頼性の高いＳ ＲＡＭ等の半導体記憶装置を提
供できるものである。
止した信頼性の高いＳ ＲＡＭ等の半導体記憶装置を提
供できるものである。
第１図は従来のＳ ＲＡＭの等価回路図、第２図は第１
図図示のＳ ＲＡＭの平面図、第３図は第２図のＸ−Ｘ
線に沿う断面図、第４図は従来の改良したＳ ＲＡＭに
よるＣＲ分離セルの電圧波形を示す特性図、第５図は本
発明の一実施例に係るＳ ＲＡＭの断面図、第６図はコ
ンタクト抵抗と電流の関係を示す特性図である。 １〜３・・・ダート電極、４・・・語録（ＷＬ）、５・
−・ｎ型のＳｉ基板、６・・・Ｐウェル、７，１２・・
絶縁膜、８ 、１０ 、１１− ｎ＋層、１３ 、７４
−抵抗、２ノ・・・薄い酸化膜（高抵抗層）。 出願人代理人 弁理士 鈴 江 武 彦第１Ｆ！Ｉ 第２図 ＩｊＬ Ｂ（−
図図示のＳ ＲＡＭの平面図、第３図は第２図のＸ−Ｘ
線に沿う断面図、第４図は従来の改良したＳ ＲＡＭに
よるＣＲ分離セルの電圧波形を示す特性図、第５図は本
発明の一実施例に係るＳ ＲＡＭの断面図、第６図はコ
ンタクト抵抗と電流の関係を示す特性図である。 １〜３・・・ダート電極、４・・・語録（ＷＬ）、５・
−・ｎ型のＳｉ基板、６・・・Ｐウェル、７，１２・・
絶縁膜、８ 、１０ 、１１− ｎ＋層、１３ 、７４
−抵抗、２ノ・・・薄い酸化膜（高抵抗層）。 出願人代理人 弁理士 鈴 江 武 彦第１Ｆ！Ｉ 第２図 ＩｊＬ Ｂ（−
Claims (5)
- （１） 高抵抗負荷を有すとともに、ダートをりｏｙ、
カップルした２個のＭＯＳ ）ランジスタニヨり情報を
記憶する半導体記憶装置において、半導体基体と、この
基体の表面に設けられた拡散層と、同基体上に絶縁膜を
介して設けられたケ゛−ト電極及び該ゲート電極、□拡
散層に夫々接続する抵抗と、前記ダート電極、抵抗の接
触部分に設けられた高抵抗層とを具備する１ことを特徴
とする半導体記憶装置。 - （２）前記高抵抗層が、ダート電極の表面を酸化すると
・とによって形成されることを特徴とする特許請求□の
範囲第１項記載の半導体記憶装置。 - （３）前記高抵抗層が、ダート電極の抵抗と接触すべき
部分に酸素をイオン注入することによって形成□される
ことを特徴とする特『「Ｂ１“ｊ求の範囲第１項記載の
半導体記憶装置０ - （４） 高抵抗層が、抵抗を形成するだめの材料を低抵
抗するイオン注入時に該材料の底面までイオンが到達し
ないようにする仁メにょシ形成されることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。 - （５） 高抵抗層の抵抗が１０にΩ以上であることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191513A JPS6083366A (ja) | 1983-10-13 | 1983-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191513A JPS6083366A (ja) | 1983-10-13 | 1983-10-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083366A true JPS6083366A (ja) | 1985-05-11 |
| JPS6141143B2 JPS6141143B2 (ja) | 1986-09-12 |
Family
ID=16275902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191513A Granted JPS6083366A (ja) | 1983-10-13 | 1983-10-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992916B2 (en) * | 2003-06-13 | 2006-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell design with high resistor CMOS gate structure for soft error rate improvement |
| US7486541B2 (en) | 2003-06-13 | 2009-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive cell structure for reducing soft error rate |
-
1983
- 1983-10-13 JP JP58191513A patent/JPS6083366A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992916B2 (en) * | 2003-06-13 | 2006-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell design with high resistor CMOS gate structure for soft error rate improvement |
| US7486541B2 (en) | 2003-06-13 | 2009-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive cell structure for reducing soft error rate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141143B2 (ja) | 1986-09-12 |
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