JPS605565A - モス半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はモス半導体装置の製造方法に関（２、特にメ
モリ、ＣＰＵ等に用いられるＦＪ／Ｄ回路（エンハンス
メント−デプレッション回路）を構成スるモス半導体装
置の製造方法を改良する。

〔発明の技術的背穿〕

Ｅ／Ｄ回路は第１図に示すようにＤ−へｈａｓとＴ’、
−ＭＯＳによって構成きれるが、これを１つの基板に形
成する場合、図中に破線で囲み示す部分、すなわち、Ｄ
Ｉ、（Ｏ８のゲートをＥ−ＭＯＳのソース領域に接続し
、かつ出力が導出される部分の形成に問題があった。

叙上につきｇｉ！２図ないし第４図により説明する。

まず、第２図に示す一部のＰ型シリコン基板（１）は１
主面にゲート酸化膜（２）、素子分離酸化膜（３）が予
め形成されており、これらの表面に連続したレジスト膜
（４）全被着し、このレジスト膜に対（２、上部シシリ
コン基板（１）Ｉｃおけるドレイン領域形成」・定域を
除く一部に開孔しグー）　Ｎ＋”＜化膜（２）に開孔（
２ａ）全設ける。ついでレジスト膜（４）全除去する。

次に、前処理後を施したのち第３図に示すよう、にゲー
ト電極用多結晶シリコン層（５）を被着する。

上記前処理はゲート酸化膜の上記開孔（２ａ）部に一部
した基板面に工程間の放置、レジスト膜除去処理等によ
り生じた酸化シリコン膜（図示省略）を除去して多結晶
シリコン層との電気的接触を改善させるために施される
ものである。ついでボロンを拡散させてドープド多結晶
シリコン層にするとともに、酸化シリコンＩＦＪの欠如
部分のシリコン基板にＮ型領域（６）が形成される。

ついで、上記多結晶シリコン層（５）　Ｋ　被着成形さ
れたレジスト層（′ハに“よってバターニングを施し、
第４図に示すように、このＢ−Ｎ５０８のゲート電極（
５ａ）と、隣接して形成されているＤ−ＭＯＳのゲート
電極（図示省略）から延長されて基板の上記Ｎ型領域（
６）に接続する接続パターン（５ｂ）を形成する。

次に１−例のイオン打込法によってＮ型不純物を拡散し
、ドレイン領域、ソース領域となるＮ型領域（６ｄ）、
（６ｓ）を形成する。

〔背景技術の問題点〕

叙上の多結晶シリコン層とシリコン基板との接続を良好
にするため施される蝕刻によってゲート酸化膜も蝕刻さ
れ、電気的劣化や破壊を生じていた。これはゲート酸化
膜が例えば１０００オンゲストロムの如く厚い場合は問
題にならないが、約５００オンゲストロムでけ次にあげ
る重大な問題がある。

次にその理由をあげる。

（ａ）　前処理工程でシリコン基板表面に施す蝕刻（−
例として数十オンゲストロム）は必須であるため、ゲー
ト酸化膜は薄く々す、薄くなると相対的蝕刻割合が増大
し膜厚のばらつきになる。

（ｂｌ　薄いゲート酸化膜は膜質自体局部的に電界強度
の低いところがあり、ピンホールの原因になっている。

（ｃ）　半導体装置の微細化に伴い、反応性イオンエツ
チングプロセスが採用され、特にこの工程では高電圧を
半導体基板に印加し多結晶シリコン層に電荷が発生する
ので、多結晶シリコン層ヲノクターニングする際ゲート
酸化膜の破壊が顕著になっている。

次には半導体装置の微細化に伴い′ｔＯ４気的接触をと
るための開口部が縮小する傾向にあり、このため電気的
接触抵抗が大になる。また、電気的接触を良好に保つに
は開口面積を犬にする必要から微細化に障害をおよぼす
などの問題があった。

〔発明の目的〕

この発明はモス半導体装置におけるゲート電極用多結晶
シリコン層と半導体基板との電気的接続を良好にするモ
ス半導体装置の製造方法を提供する。

〔発明の概要〕

この発明の半導体装置の製造方法は複数のモス素子を１
基板に形成して回路を構成するにあたり、１つのモス素
子の領域の表面に形成されたゲート酸化膜のゲート電極
形成域を除く一部に開孔し、この開孔に露出した領域の
表面に粗面で形成された溝を設けたのち、他のモス素子
の鉤；極に接続した多結晶シリコン層を延長させて前記
溝に接続することを特徴とし、電気的接続を良好力らし
める。

〔発明の実施例〕

次にこの発明を１実施例につき第５図以降を参照して詳
細如説明する。

まず、第５図に示す工程は従来の技術において第２図に
よって説明したところと変わらないので、図面に同じ符
号を付して示すとともに説明を省く。

次に、第６図に示すようにレジスト膜（４）ヲそのまま
で用いてシリコン基板をその露出面につきドライエツチ
ングまたは反応性イオンエツチング等の手段により蝕刻
を施し、粗面（８ａ）で形成された溝（８）を設ける。

この溝は一例として深さ０．５μｍ以上あればよい。

゛ついで第７図に示すように、レジスト膜を除去したの
ち、第８図に示すように、多結晶シリコン層（１］）を
気相成長により形成する。この多結晶シリコン層の形成
にあたり、シリコン基板との接続は溝と、しかも粗面で
結合するので、充分強固な接続が達成される。次にＮ型
不純物、例えばＰ（リン）を拡散しドープド多結晶シリ
コン層とすると、上記シリコン基板との接続部ではシリ
コン基板に不純物拡散が進み、直下にＮ型領域（６）が
形成される。

次に、第９図に示すようにレジスト膜（ｌ々によるパタ
ーニングを施し、ゲート酸化膜（２）上に残されてこの
Ｅ−ＭＯＳのゲート電極となるゲート電極用多結晶シリ
コン層（ｌｌａ’）と、上記シリコン基板に接続され素
子間分離酸化シリコン層（３）上を経てＤ−ＭＯＳのゲ
ート電極（図示省略）に接続する多結晶シリコン層（ｌ
ｌｂ）とを形成する。ついでレジスド膜を除去する。

次に、第１０図に示すようにイオン注入方式により例え
ばＡｖ、（ひ素）を導入してＮ型のドレイン領域（６ｄ
）とソース領域（６ｓ）とを設けて要部の形成が達成さ
れる。

〔発明の効果〕

この発明によれば、多結晶シリコン層とシリコン基板と
の接合がきわめて強固に得られるという顕著な利点があ
る。

次に、上記接合を良好にするために従来行表っていた前
処理が不要に々つた。この前処理はシリコン基板の露出
面に生成した酸化シリコン層を除去するために施される
のであるが、このとき露出しているゲート酸化膜も同時
にエツチングされる。

これはゲート酸化膜が薄くなりつつある現状において、
背景技術の問題点において説明した（ａ）〜（ｃ）項が
解決された。

また、半導体装置のｆａ細化に対する背ガを技術で提示
した問題点に対しても、上記接合の強化によって解消さ
れた。

【図面の簡単な説明】

第１図はＥ／Ｄ回路の回路図、第２図にいし第４図は従
来の半導体装置の製造方法を工程順に示すいずれも断面
図、第５図ないし第１０図は１実施例の半導体装置の製
造方法を工程順に示すいずれも１１Ｊｒ面図である。 ２　ゲート酸化膜 ６　Ｎ型領域 ６ｄ　ドレイン領域 ６５　ソース領域 １１、ｌｌａ、ｌｌｂ　多結晶シリコン層１２　レジス
ト膜 代理人　弁理士　井　上　−男 第１図 第３図 第　４　図 第５図 第　６　図 第　７　図 戸 第　８　図 第　９　図 第１０図 １；３　４　ノー〇Ｌ

Claims (1)

【特許請求の範囲】
1. 複数のモス素子を１基板に形成して回路を構成するにあ
   たり、１つのモス素子の領域表面に形成されたゲート酸
   化膜のゲート形成予定域を除く一部に開孔し、との開孔
   に露出した領域の表面に川面で形成された溝を設け、他
   のモス素子の電極に接続した多結晶シリコン層を延長さ
   せて前記粗面に接続することを特徴とするモス半導体装
   置の製造方法。