JPS587867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS587867A JPS587867A JP56105880A JP10588081A JPS587867A JP S587867 A JPS587867 A JP S587867A JP 56105880 A JP56105880 A JP 56105880A JP 10588081 A JP10588081 A JP 10588081A JP S587867 A JPS587867 A JP S587867A
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- gate polysilicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係シ、特にゲート電極
がポリシリコンによシ形成されている所謂ポリシリコン
上−）ＭＯ８型半導体装置の製造方法に関する。
がポリシリコンによシ形成されている所謂ポリシリコン
上−）ＭＯ８型半導体装置の製造方法に関する。
従来、ポリシリコンゲートＭＯ８型半導体装置に於いて
は、ゲート酸化後ゲート電極となるポリシリコンに先づ
比抵抗を下げる為に不純物を拡散した後パターンニング
し、その後該ポリシリコンをマスクとしてソース・ドレ
インとなる部分に不純物を拡散し、その後ポリシリコン
を絶縁する為ｒｃ＃Ｌ化してポリシリコン上に酸化！［
を形成する。
は、ゲート酸化後ゲート電極となるポリシリコンに先づ
比抵抗を下げる為に不純物を拡散した後パターンニング
し、その後該ポリシリコンをマスクとしてソース・ドレ
インとなる部分に不純物を拡散し、その後ポリシリコン
を絶縁する為ｒｃ＃Ｌ化してポリシリコン上に酸化！［
を形成する。
この際ポリシリコン上に成長し九酸化膜は必ずしも一様
の厚さにはならず、特にポリシリコンの端でゲート酸化
膜と接している部分に於いては極端に酸化膜が薄くなる
事が知られて−る。
の厚さにはならず、特にポリシリコンの端でゲート酸化
膜と接している部分に於いては極端に酸化膜が薄くなる
事が知られて−る。
他方、集積回路に於いては１通常上記ポリシリコンゲー
トの端にはソース・ドレイン等に接続される他のポリシ
リコン−配線やＡ４配線が形成されるから、これら配線
とゲートポリシリコン電極の間の電気的耐圧を電源電圧
Ｋｌｌ！べて充分大きくとる必要がある。従って上記の
如く、ゲートポリシリコン上に形成されたクリコン酸化
膜がゲートポリシリコ／端でゲート酸化膜と接する部分
で薄くなっていると、この部分に於ける耐圧が低下して
しまうと−う大きな障害が生じる。
トの端にはソース・ドレイン等に接続される他のポリシ
リコン−配線やＡ４配線が形成されるから、これら配線
とゲートポリシリコン電極の間の電気的耐圧を電源電圧
Ｋｌｌ！べて充分大きくとる必要がある。従って上記の
如く、ゲートポリシリコン上に形成されたクリコン酸化
膜がゲートポリシリコ／端でゲート酸化膜と接する部分
で薄くなっていると、この部分に於ける耐圧が低下して
しまうと−う大きな障害が生じる。
この様な従来のＭＯ８ｉ１半導体装置の製造方法に於け
る欠点を除く方法としては、ゲートポリシリコ／を酸化
する時の温［を変えたり、酸化雰囲気を種々変えて行う
と―う方法がある。しかしこの様な方法に於−ては、ゲ
ートポリシリコン上の酸化膜の形状をよくする為にのみ
酸化条件が決定されてしまうため、酸化条件を設定する
時の自由度がなくなると−う欠点をもつ様になる。この
為に、ゲートポリシリコ／酸化が他のト２／ジスタのゲ
ート絶縁膜の形成を兼ねて―る時等は、この従来法では
ゲートポリシリコ／酸化を行う事が難しくなる。
る欠点を除く方法としては、ゲートポリシリコ／を酸化
する時の温［を変えたり、酸化雰囲気を種々変えて行う
と―う方法がある。しかしこの様な方法に於−ては、ゲ
ートポリシリコン上の酸化膜の形状をよくする為にのみ
酸化条件が決定されてしまうため、酸化条件を設定する
時の自由度がなくなると−う欠点をもつ様になる。この
為に、ゲートポリシリコ／酸化が他のト２／ジスタのゲ
ート絶縁膜の形成を兼ねて―る時等は、この従来法では
ゲートポリシリコ／酸化を行う事が難しくなる。
従って本発明の目的は、上記の欠点をなくしたゲートポ
リシリコンの酸化方法を提供する事である。
リシリコンの酸化方法を提供する事である。
本発明は、ゲートポリシリコンをパターンニ／グした後
、ゲートポリシリコンの側面のみに酸化膜を形成した後
、該ゲートポリシリコンを酸化すると、ゲートポリシリ
コン上に形成されるシリコン酸化膜の形状が改善され、
ゲートポリシリコン上を走る他の配線との間の耐圧が向
上する。とｉう知見に基づくものである。
、ゲートポリシリコンの側面のみに酸化膜を形成した後
、該ゲートポリシリコンを酸化すると、ゲートポリシリ
コン上に形成されるシリコン酸化膜の形状が改善され、
ゲートポリシリコン上を走る他の配線との間の耐圧が向
上する。とｉう知見に基づくものである。
本発明の方法は、先ず従来法と同様にゲートポリシリコ
ンをパター／ユングした後、気相成長法（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ 、以下Ｃ
ＶＤと略す）や蒸着法、スパッタ法等でクリコン酸化膜
を半導体基板全面に成長し１次にリアクティブ・スパッ
タ・エッチフグ法等の異方性エツチングによシ該シリコ
／酸化膜を全面エッチして、ゲートポリシリコン側面に
のみ咳シリコ／酸化＠を残した後、ゲートポリシリコン
を酸化する工程を含む事を特徴とする。
ンをパター／ユングした後、気相成長法（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ 、以下Ｃ
ＶＤと略す）や蒸着法、スパッタ法等でクリコン酸化膜
を半導体基板全面に成長し１次にリアクティブ・スパッ
タ・エッチフグ法等の異方性エツチングによシ該シリコ
／酸化膜を全面エッチして、ゲートポリシリコン側面に
のみ咳シリコ／酸化＠を残した後、ゲートポリシリコン
を酸化する工程を含む事を特徴とする。
本発明の方法に依れば、ゲートポリシリコン酸化の条件
に関係なくゲートポリシリコン上に一様なシリコン酸化
膜が形成で！！、ゲートポリシリコ／とその上を走る配
線との間の耐圧が大幅に向上すると−う大きな利点を有
する。
に関係なくゲートポリシリコン上に一様なシリコン酸化
膜が形成で！！、ゲートポリシリコ／とその上を走る配
線との間の耐圧が大幅に向上すると−う大きな利点を有
する。
次に本発明をよシよ（理解する為に１図面を用いて説明
する。第１図は従来のポリシリコン配線））ｉｉ０８Ｍ
半導体装置の製造方法を説明する為の断面図である。ポ
リシリコ／ゲートＭＯ８１１半導体装置の従来の製造方
法は、第１図＜ａ）Ｋ示す如く先ずＰ臘半導体重梶タエ
ハー）１０１上に選択的に約１μｍ後の厚−フィールド
シリコン酸化１［１０２を形成する。そのｖｋフィール
ドシリコｙａｉ化暎が形成されて−な一部分に数百〜１
００ＯＡのゲートシリコ／ＩＩ化膜１０３を形成し、そ
の上に不純物がドープされたゲートポリシリコン１０４
を形成する０次−でソース・ドレイ；／１０５，１０６
’ｉｓ成する為に砒素（ムｓ ） ｔ Ｉ Ｘ １ Ｇ
”ｃｓｉ−”＠直佃ツ注入する。
する。第１図は従来のポリシリコン配線））ｉｉ０８Ｍ
半導体装置の製造方法を説明する為の断面図である。ポ
リシリコ／ゲートＭＯ８１１半導体装置の従来の製造方
法は、第１図＜ａ）Ｋ示す如く先ずＰ臘半導体重梶タエ
ハー）１０１上に選択的に約１μｍ後の厚−フィールド
シリコン酸化１［１０２を形成する。そのｖｋフィール
ドシリコｙａｉ化暎が形成されて−な一部分に数百〜１
００ＯＡのゲートシリコ／ＩＩ化膜１０３を形成し、そ
の上に不純物がドープされたゲートポリシリコン１０４
を形成する０次−でソース・ドレイ；／１０５，１０６
’ｉｓ成する為に砒素（ムｓ ） ｔ Ｉ Ｘ １ Ｇ
”ｃｓｉ−”＠直佃ツ注入する。
次ｖｃｌＩ１図（ｂ）に示す如く、ゲートポリシリコン
１０４を他の配線から電気的に絶縁するために酸化して
シリコン酸化膜１０７を形成する。この時ゲートポリシ
リコア１０４の下の端１０８，１０９に於−てはクリコ
ン酸化膜１０７の厚さが極端に小さくなる事が知られて
いる。
１０４を他の配線から電気的に絶縁するために酸化して
シリコン酸化膜１０７を形成する。この時ゲートポリシ
リコア１０４の下の端１０８，１０９に於−てはクリコ
ン酸化膜１０７の厚さが極端に小さくなる事が知られて
いる。
この原因については複雑な要因が絡んで−るがその一つ
として、ゲートポリシリコン１０４の酸化時に、酸素と
か水分子等の酸化因子がゲートポリシリコン１０４の端
からゲートシリコン酸化膜１０３中に入り込み、ゲート
ポリシリコン１０４の端をもち上げてしまう事が大きな
要因である。
として、ゲートポリシリコン１０４の酸化時に、酸素と
か水分子等の酸化因子がゲートポリシリコン１０４の端
からゲートシリコン酸化膜１０３中に入り込み、ゲート
ポリシリコン１０４の端をもち上げてしまう事が大きな
要因である。
この為に第１図（Ｃ）に示す如く、ソース・ドレイン１
０５．１０６に接続するポリシリコン配線１１０゜′″
１１１がゲートポリシリコン１０４の端に重な今様な
場合には、ゲートポリシリコ／端１０Ｂ、１０９の部分
に於いて、ゲートポリシリコン１０４とポリシリコン配
線１１０，１１１の間の耐圧が期待される値の数分の１
しかなくなり、甚々しくけ殆んど短絡状態となる。
０５．１０６に接続するポリシリコン配線１１０゜′″
１１１がゲートポリシリコン１０４の端に重な今様な
場合には、ゲートポリシリコ／端１０Ｂ、１０９の部分
に於いて、ゲートポリシリコン１０４とポリシリコン配
線１１０，１１１の間の耐圧が期待される値の数分の１
しかなくなり、甚々しくけ殆んど短絡状態となる。
この様なゲートポリシリコン端１０８，１０９に於ける
シリコン酸化＠１０７の薄膜化を抑える為に、シリコン
酸化膜１０７ｔ−形成する際の酸化条件を弧度及び酸化
雰囲気の面から選ぶ方法が提案されて−る。しかしなが
ら、この酸化は集積回路の製作時にはシリコン酸化膜１
０７を形成する際の酸化が他の部分のＭＯ８）ランジス
タのゲート酸化膜を形成する工程を兼ねる事が有）、又
ポリシリコン上の酸化膜の電気的性質は酸化条件に大き
く依存する事が判って−るから、シリコン酸化＠１０７
の酸化条件が端１０８，１０９の形状によって制限され
るのは工程の自由度を大龜く損うと−う欠点をもつ事と
なる。
シリコン酸化＠１０７の薄膜化を抑える為に、シリコン
酸化膜１０７ｔ−形成する際の酸化条件を弧度及び酸化
雰囲気の面から選ぶ方法が提案されて−る。しかしなが
ら、この酸化は集積回路の製作時にはシリコン酸化膜１
０７を形成する際の酸化が他の部分のＭＯ８）ランジス
タのゲート酸化膜を形成する工程を兼ねる事が有）、又
ポリシリコン上の酸化膜の電気的性質は酸化条件に大き
く依存する事が判って−るから、シリコン酸化＠１０７
の酸化条件が端１０８，１０９の形状によって制限され
るのは工程の自由度を大龜く損うと−う欠点をもつ事と
なる。
１１２図は本発明の半導体装置の実施例を説明する丸め
の図である８本発明の第１の実施例は第２図（ａ）Ｋ示
す如く、従来法と同様にＰ警手導体基板２０１上に選択
的にフィールドシリコン酸化膜２０２、ゲートシリコン
酸化膜２０３．ゲートポリシリコン２０４．ソース・ド
レイン２０５゜２０６を形成した後、気相成長法（ｃｖ
ｎ法）Ｋよシリコ／酸化膜２０７をウェハー全面に成長
る常圧の気相成長法だけでなく減圧気相成長法やプラズ
マ気相成長法や、又スパッタ等の蒸着法によシ成長して
もよい。これらの方法によって成長されるシリコン酸化
膜２０７の厚さは上記の成長法のどれを使用するか、又
その条件をどう設定するかで異なるが大体数千オングス
トロームの厚さでよい。
の図である８本発明の第１の実施例は第２図（ａ）Ｋ示
す如く、従来法と同様にＰ警手導体基板２０１上に選択
的にフィールドシリコン酸化膜２０２、ゲートシリコン
酸化膜２０３．ゲートポリシリコン２０４．ソース・ド
レイン２０５゜２０６を形成した後、気相成長法（ｃｖ
ｎ法）Ｋよシリコ／酸化膜２０７をウェハー全面に成長
る常圧の気相成長法だけでなく減圧気相成長法やプラズ
マ気相成長法や、又スパッタ等の蒸着法によシ成長して
もよい。これらの方法によって成長されるシリコン酸化
膜２０７の厚さは上記の成長法のどれを使用するか、又
その条件をどう設定するかで異なるが大体数千オングス
トロームの厚さでよい。
次にリアクティブ・イオン・エツチング方式によってウ
ェハー全面にわたりシリコン酸化膜２０７をエツチング
すると、＠２図（ｂ）図の如く、ゲートポリシリコン２
０４の端にのみシリコン酸化膜２０８．２０８’ が
残る。
ェハー全面にわたりシリコン酸化膜２０７をエツチング
すると、＠２図（ｂ）図の如く、ゲートポリシリコン２
０４の端にのみシリコン酸化膜２０８．２０８’ が
残る。
この後、＠２図（Ｃ）に示す如く、従来法と同様に酸化
する事でゲートポリシリコン２０４上にシリコン酸化１
［２０９ｔ−形成する。このシリコ／酸化＠２０９は、
予め側面にりけられて−たシリコン酸化＠２０８，２０
８＠が更に酸化されてできた膜とゲートポリシリコン２
０４が直接酸化されてで龜たシリコン酸化ｔ化膜とで形
成されてｉる。このシリコン酸化膜２０９を形成する為
の酸化時には予めシリコン酸化１［２０８，２０８’
がゲートポリシリコン２０４の側面にあるから、酸素や
水分子等の酸化因子がゲートポリシリコン２０４の端の
下からゲート酸化＠２０Ｚ中に入り込む効果が抑えられ
、その端の部分でゲートポリシリコン２０４がもち上げ
られるという効果がなくなシ。
する事でゲートポリシリコン２０４上にシリコン酸化１
［２０９ｔ−形成する。このシリコ／酸化＠２０９は、
予め側面にりけられて−たシリコン酸化＠２０８，２０
８＠が更に酸化されてできた膜とゲートポリシリコン２
０４が直接酸化されてで龜たシリコン酸化ｔ化膜とで形
成されてｉる。このシリコン酸化膜２０９を形成する為
の酸化時には予めシリコン酸化１［２０８，２０８’
がゲートポリシリコン２０４の側面にあるから、酸素や
水分子等の酸化因子がゲートポリシリコン２０４の端の
下からゲート酸化＠２０Ｚ中に入り込む効果が抑えられ
、その端の部分でゲートポリシリコン２０４がもち上げ
られるという効果がなくなシ。
従来法の如き耐圧の降下という問題はなくなる。
この為に、ゲートポリシリコン２０４の酸化条件は任意
に通釈可能であシ、工程が容易になるという大きな利点
を有するようになる。
に通釈可能であシ、工程が容易になるという大きな利点
を有するようになる。
この実施例に於いては、シリコン酸化膜２０８゜２０８
１ け、ソース・ドレイ７２０５．２０６のための 人
＄ イオン注入の後に形成されて−るがその鍵に形成し
てもよ−。その場合にはＡｍイオン注入のエネルギーを
適当に選択する事で、ゲートポリシリコン２０４の端の
ソース９ドレイン２０５．２０６の拡散深さを非常に浅
く出来で。
１ け、ソース・ドレイ７２０５．２０６のための 人
＄ イオン注入の後に形成されて−るがその鍵に形成し
てもよ−。その場合にはＡｍイオン注入のエネルギーを
適当に選択する事で、ゲートポリシリコン２０４の端の
ソース９ドレイン２０５．２０６の拡散深さを非常に浅
く出来で。
シｗ −）チャンネルのＭＯａ型半導体装置の製造に適
した方法である。
した方法である。
更に又、シリコン酸化９２０８，２０８’の中に予めソ
ース拳ドレイ７２０５，２０６に含まれる不純物と同じ
伝導型を与える不純物を含ませておけば、イオン注入で
決定されるソース・ドレイン２０５，２０６の不純物濃
度と異なった不純物濃度の拡散層を形成で色１例えばこ
の拡散層の濃度を薄くすればドレイン部分でのドレイン
２０６と基板２０１０間の耐圧を高くする事ができる。
ース拳ドレイ７２０５，２０６に含まれる不純物と同じ
伝導型を与える不純物を含ませておけば、イオン注入で
決定されるソース・ドレイン２０５，２０６の不純物濃
度と異なった不純物濃度の拡散層を形成で色１例えばこ
の拡散層の濃度を薄くすればドレイン部分でのドレイン
２０６と基板２０１０間の耐圧を高くする事ができる。
第１図（ａ）〜（Ｃ）は、従来の半導体製造方法を説明
する為の断面図、第２図（、ｉ）〜（Ｃ）は本発明の半
導体装置の製造方法を説明するための断面図である。 尚１図に於−て、１０１，２０１・・・・・・Ｐ型半導
体基板、１０２，２０２・・・・・・フィルド酸化膜、
１０３．２０３・・・・・・ゲート酸化膜、１０４，２
０４・・・・・・ゲートポリシリコン、１０５，２０５
・・・・・・ソース、１０６，２０６・・・・・・ドレ
イン、１０７゜２０７．２０８．２０８’、２０９・・
・・・−シリコ／酸化暎、１０８，１０９・・・・・・
ゲートポリシリ端。 １１０．１１１・・・・・・ソース・ドレインへの配線
ポリシリコンである。 （久） （トン （ｃ〕 Ｙ ｊ 図
する為の断面図、第２図（、ｉ）〜（Ｃ）は本発明の半
導体装置の製造方法を説明するための断面図である。 尚１図に於−て、１０１，２０１・・・・・・Ｐ型半導
体基板、１０２，２０２・・・・・・フィルド酸化膜、
１０３．２０３・・・・・・ゲート酸化膜、１０４，２
０４・・・・・・ゲートポリシリコン、１０５，２０５
・・・・・・ソース、１０６，２０６・・・・・・ドレ
イン、１０７゜２０７．２０８．２０８’、２０９・・
・・・−シリコ／酸化暎、１０８，１０９・・・・・・
ゲートポリシリ端。 １１０．１１１・・・・・・ソース・ドレインへの配線
ポリシリコンである。 （久） （トン （ｃ〕 Ｙ ｊ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主面上に成長されたポリシリコン膜
をパターンニングした後、該ポリシリコン膜を被覆する
様にシリコン酸化膜を半導体基板全面に成長させる工程
と、該シリコン酸化膜をポリシリコン膜の側面にのみ残
す工程と、その後ポリシリコン膜を酸化する工む 程を含准事を特徴とする半導体装置の製造方法。 λ 前記、ポリシリコン膜をパターン二／グした後、該
ポリシリコン＠を被覆する様に半導体基板全面に成長さ
せるシリコン酸化膜は半導体基板中に於いてＰＭもしく
はＮ型の伝導Ｗｔ−与える不純物を含む事を特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105880A JPH0618211B2 (ja) | 1981-07-07 | 1981-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105880A JPH0618211B2 (ja) | 1981-07-07 | 1981-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587867A true JPS587867A (ja) | 1983-01-17 |
| JPH0618211B2 JPH0618211B2 (ja) | 1994-03-09 |
Family
ID=14419241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105880A Expired - Lifetime JPH0618211B2 (ja) | 1981-07-07 | 1981-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618211B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5544779A (en) * | 1978-09-27 | 1980-03-29 | Toshiba Corp | Producing method for mos semiconductor device |
-
1981
- 1981-07-07 JP JP56105880A patent/JPH0618211B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5544779A (en) * | 1978-09-27 | 1980-03-29 | Toshiba Corp | Producing method for mos semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618211B2 (ja) | 1994-03-09 |
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