JPS605573A - 薄膜ダイオ−ドの製造方法 - Google Patents
薄膜ダイオ−ドの製造方法Info
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- JPS605573A JPS605573A JP58113343A JP11334383A JPS605573A JP S605573 A JPS605573 A JP S605573A JP 58113343 A JP58113343 A JP 58113343A JP 11334383 A JP11334383 A JP 11334383A JP S605573 A JPS605573 A JP S605573A
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- patterned
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- semiconductor layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/50—PIN diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ダイオードの製造方法に関する。
液晶表示パネルは広く用いられ、最近は薄膜アクティブ
素子によるアクティブ・マトリクスが高密度表示として
有望視されている。アクティブ素子としては薄膜トラン
ジスタ（ ｉ″ＦＴ）やダイオードがある。特に非晶質
シリコン（ａ−Ｓｉ）ダイオードを並列逆接続して非線
形抵抗として使う方法は前出願（特願昭５７−１６７９
４５）で示した如く一製造の容易さ、表示品質、拡張性
等から極めて有望である。
素子によるアクティブ・マトリクスが高密度表示として
有望視されている。アクティブ素子としては薄膜トラン
ジスタ（ ｉ″ＦＴ）やダイオードがある。特に非晶質
シリコン（ａ−Ｓｉ）ダイオードを並列逆接続して非線
形抵抗として使う方法は前出願（特願昭５７−１６７９
４５）で示した如く一製造の容易さ、表示品質、拡張性
等から極めて有望である。
この様な用途に使われる薄膜ダイオートに安水される条
件は幾つかあるが、中でも製造上の簡易さ及び素子容量
の低さが重要である。本発明は低容量の素子を簡便に製
造する方法を提供する。
件は幾つかあるが、中でも製造上の簡易さ及び素子容量
の低さが重要である。本発明は低容量の素子を簡便に製
造する方法を提供する。
第１図はダイオード・リング接続による非線形抵抗の等
価回路である、この様な回路を薄膜ダイオードで実現す
るには前出願（特願昭５７−１６７９４５）で述べた如
く第２図（ａ）、（ｂｊの構造を用いろとよい。
価回路である、この様な回路を薄膜ダイオードで実現す
るには前出願（特願昭５７−１６７９４５）で述べた如
く第２図（ａ）、（ｂｊの構造を用いろとよい。
第２図（ａ）は平面図−第２図（１））はＡ−Ａ−Ａの
断面図である。１は下層の第１の電極層、２は上層の第
２の電極層、破線の６はダイオード主部となる半導体層
、４は両電極層の層間絶縁膜７のコンタクトホール部で
ある。この様に４層独立バタン化が必要である。
断面図である。１は下層の第１の電極層、２は上層の第
２の電極層、破線の６はダイオード主部となる半導体層
、４は両電極層の層間絶縁膜７のコンタクトホール部で
ある。この様に４層独立バタン化が必要である。
ここで液晶表示パネルの製造コストを考える。
能動素子を用℃・たアクティブ・マトリクスと、用いな
いパッシブ・マトリクスでは表示品質、多分割性で前者
が一製造コストで後者が優れている。
いパッシブ・マトリクスでは表示品質、多分割性で前者
が一製造コストで後者が優れている。
しかし近来後者の表示品質の改善も目覚しく、ポータプ
ルテレビに迄応用され始めているのに対し、前者は主に
製造コストがＩｂ）すぎろ事により一部の分野にしか実
用化されていない。非線形抵抗型アクティブ・マトリク
スはＴ Ｆ Ｔ 型に比ベコスト面で優れてはいるが一
部２図の構造ではまだまだパッシブ・マトリクスには太
刀打出来な（・、第２図の素子を製造する場合の困難さ
は１から４迄の各層のパタンをそれぞれ位置を正確に合
わせてバタン化する工程にある。パタン合せが正確でな
いと素子特性のばらつきとなって表示品質を低下させる
。以上の様に、パタンの数を減らし、しかも相互の合わ
せ精度を問わない様な製造法が望まれる。
ルテレビに迄応用され始めているのに対し、前者は主に
製造コストがＩｂ）すぎろ事により一部の分野にしか実
用化されていない。非線形抵抗型アクティブ・マトリク
スはＴ Ｆ Ｔ 型に比ベコスト面で優れてはいるが一
部２図の構造ではまだまだパッシブ・マトリクスには太
刀打出来な（・、第２図の素子を製造する場合の困難さ
は１から４迄の各層のパタンをそれぞれ位置を正確に合
わせてバタン化する工程にある。パタン合せが正確でな
いと素子特性のばらつきとなって表示品質を低下させる
。以上の様に、パタンの数を減らし、しかも相互の合わ
せ精度を問わない様な製造法が望まれる。
嬉３図は本発明による製造法で形成されろ薄膜ダイオー
ド・リングの平面図である。本実施例では１１．１２，
１ろの３バタンで済む。第４図は本発明の製造工程を示
ずもので第３図に示すＡ−Ａ−Ａの断面図である。
ド・リングの平面図である。本実施例では１１．１２，
１ろの３バタンで済む。第４図は本発明の製造工程を示
ずもので第３図に示すＡ−Ａ−Ａの断面図である。
まず工程（ａ３の如く第１の電極層１４及び半導体層１
５は第１のパタン１１でバタン化される。本実施例では
第１の電極層１ｔｉ１ｎ ２０３： Ｓ ｎ （１７＋
’０）膜であり一半導体膜はａ −Ｓ ｉ Ｐ Ｉ Ｎ
４’ｆｒｊ造である。
５は第１のパタン１１でバタン化される。本実施例では
第１の電極層１ｔｉ１ｎ ２０３： Ｓ ｎ （１７＋
’０）膜であり一半導体膜はａ −Ｓ ｉ Ｐ Ｉ Ｎ
４’ｆｒｊ造である。
バタン化は半導体膜、第１の電極層の順でレジストをマ
スクにしたエノチング工程で行なわれる。
スクにしたエノチング工程で行なわれる。
続いて工程（１））に示す如くパタン１３により半導体
層１５が１６の如くバタン化される。これは１０１．１
０２の部分で第１及び第２の電極層の相互接続を行なう
ための準備であり−ダイオード単体で用いる時には必要
ない。続いて工程（Ｃ）の如く第２の電極層１７が第２
のパタン１２によりバタン化される。本実施例では第２
の電極層１７はＡ ｌ／ Ｃｒの２層膜である。続℃・
て工程（ｄ）の様に一部２の電極層１７をマスクとして
半導体層１６が１８の如くバタン化される。
層１５が１６の如くバタン化される。これは１０１．１
０２の部分で第１及び第２の電極層の相互接続を行なう
ための準備であり−ダイオード単体で用いる時には必要
ない。続いて工程（Ｃ）の如く第２の電極層１７が第２
のパタン１２によりバタン化される。本実施例では第２
の電極層１７はＡ ｌ／ Ｃｒの２層膜である。続℃・
て工程（ｄ）の様に一部２の電極層１７をマスクとして
半導体層１６が１８の如くバタン化される。
以上の実施例で明らかな如く、本発明では半導体層１５
は第１及び第２のパタンの重なり部に自己整合的に１８
の如く形成されている。この結果各パタン間の合せ精度
は緩和され、多少ずれても同一形状の素子が正確に形成
されろ。この様に本発明ではバタン数が少なくて済みし
かも製造精度が厳しくない。
は第１及び第２のパタンの重なり部に自己整合的に１８
の如く形成されている。この結果各パタン間の合せ精度
は緩和され、多少ずれても同一形状の素子が正確に形成
されろ。この様に本発明ではバタン数が少なくて済みし
かも製造精度が厳しくない。
本発明のもう一つの長所は素子容量を低減できる点であ
る。非線形素子型パネルでは素子容量が負荷容量よりも
十分小さな事が必要である。容量を下げるには面積を小
さくすればよい。
る。非線形素子型パネルでは素子容量が負荷容量よりも
十分小さな事が必要である。容量を下げるには面積を小
さくすればよい。
ところが従来の方法では第２図に示す如く最小寸法がコ
ンタクトホールバタン４であるため−ダイオード面積は
バタン乙の如く大きくなってしまう。更に一ヒ下電極は
絶縁層／を挾んで１１Ｊの部分で対向するため素子容量
は非常に大きくなってしまう。どれを補うためにバタン
寸法を全体に小さくすると製造精度が厳しくなり製造装
置の高級化−歩留りの低下をきたし最終的にはコストを
上昇させる。
ンタクトホールバタン４であるため−ダイオード面積は
バタン乙の如く大きくなってしまう。更に一ヒ下電極は
絶縁層／を挾んで１１Ｊの部分で対向するため素子容量
は非常に大きくなってしまう。どれを補うためにバタン
寸法を全体に小さくすると製造精度が厳しくなり製造装
置の高級化−歩留りの低下をきたし最終的にはコストを
上昇させる。
しかるに本発明の製造方法では第３図で明らかの如く本
発明ではバタンルール上の最小ｍｄ」角の大きさのため
素子面積を容易に低減できろ。具体的に述べると実効的
に１２μｍ角の素子を作る場合−第２図の例では最小寸
法６μｍ−バタン合一１１−２μｍ必要なのに対し一本
実施例では最小寸法１２μｍでパタン合せはバタン間隔
が２０μｍなら２０μｍ迄許容される。
発明ではバタンルール上の最小ｍｄ」角の大きさのため
素子面積を容易に低減できろ。具体的に述べると実効的
に１２μｍ角の素子を作る場合−第２図の例では最小寸
法６μｍ−バタン合一１１−２μｍ必要なのに対し一本
実施例では最小寸法１２μｍでパタン合せはバタン間隔
が２０μｍなら２０μｍ迄許容される。
更に本発明によればダイオードリングの乍面槓を低減で
きる。具体的には最小寸法１０μｍの時従来の第２図の
例では８０μｍ角程度必要なのに対し一本実施例でば」
／４の４０μｍ角で十分である。実際の表示画素の大き
さは１００〜３００μｍ角程度であり、８必要ｍ角では
実効画素面積（開口率）が十分とれず暗い画面しか得ら
れない。この点からも本発明は優れている。
きる。具体的には最小寸法１０μｍの時従来の第２図の
例では８０μｍ角程度必要なのに対し一本実施例でば」
／４の４０μｍ角で十分である。実際の表示画素の大き
さは１００〜３００μｍ角程度であり、８必要ｍ角では
実効画素面積（開口率）が十分とれず暗い画面しか得ら
れない。この点からも本発明は優れている。
ここで第３．４図の実施例で注意する点を述べる。第４
図１９の部分で第１．２の１７．１４０両電極が接触し
てしまう。本実施例では第１の電極層であるＩＴＯ層１
４の厚さを１００〜２００人ど薄くする事により実効的
な接触面積を小さくしている。接触面積ど接触抵抗の関
係は大面積では比例するが小さくなると急激に抵抗が増
大づ−るため、実効的なリークを低減する事が可能であ
る。
図１９の部分で第１．２の１７．１４０両電極が接触し
てしまう。本実施例では第１の電極層であるＩＴＯ層１
４の厚さを１００〜２００人ど薄くする事により実効的
な接触面積を小さくしている。接触面積ど接触抵抗の関
係は大面積では比例するが小さくなると急激に抵抗が増
大づ−るため、実効的なリークを低減する事が可能であ
る。
第５図は本発明の他の実施例であり一電極間リークの問
題を根本的に解決している。第５図（ａｌは第４図（ａ
）に対応し第１のパターンで半導体層１５及び第１の電
極層をバタン化した所である。第４図と比べ特徴的なの
はパタンの周辺領域２１で第１の電極層１４０面積が半
導体層１５に比べてやや小さく、断面がオーバーハング
形状となっている事である。本実施例では第１の電極層
１４及び半導体層１５を順次堆積した後、第１のパタン
のレジストをマスクとして半導体層１５をエツチングし
、続いてレジスト及び半導体層１５をマスクとして第１
の電極層１４をエツチングするーこの際エツチングフロ
ントが基板面に達しブこジャストエッチ条件よりも長い
時間オーバーエッチを行う事により第５図（ａ）の如き
オーバーハング形状を実現している、この様な形状で続
く工程を経るとｊ！終的には第５図（ｂ）の構造が得ら
れろ。ここでは嶋１及び第２の電極１４．１７間には全
開２２か存在するため電気的リークは生じて℃・ない。
題を根本的に解決している。第５図（ａｌは第４図（ａ
）に対応し第１のパターンで半導体層１５及び第１の電
極層をバタン化した所である。第４図と比べ特徴的なの
はパタンの周辺領域２１で第１の電極層１４０面積が半
導体層１５に比べてやや小さく、断面がオーバーハング
形状となっている事である。本実施例では第１の電極層
１４及び半導体層１５を順次堆積した後、第１のパタン
のレジストをマスクとして半導体層１５をエツチングし
、続いてレジスト及び半導体層１５をマスクとして第１
の電極層１４をエツチングするーこの際エツチングフロ
ントが基板面に達しブこジャストエッチ条件よりも長い
時間オーバーエッチを行う事により第５図（ａ）の如き
オーバーハング形状を実現している、この様な形状で続
く工程を経るとｊ！終的には第５図（ｂ）の構造が得ら
れろ。ここでは嶋１及び第２の電極１４．１７間には全
開２２か存在するため電気的リークは生じて℃・ない。
このＡ木に本実施例では電極間リークの問題を解決しつ
つ自己整合を可能としている、 以上の実施例では半導体層を詳述して℃・ないがｐｎダ
イオード−ｐＩｎダイオード、ンヨノＩ・キーバリアダ
イオード等の構造を有している。ここで例えば第６図の
ｐｌｎダイオードの如く第１の電極層１４側の半導体部
が不純物ドープ層で形成されている場合−該ドープ層シ
４１と第２の電極層１７０間のリークも問題になる。
つ自己整合を可能としている、 以上の実施例では半導体層を詳述して℃・ないがｐｎダ
イオード−ｐＩｎダイオード、ンヨノＩ・キーバリアダ
イオード等の構造を有している。ここで例えば第６図の
ｐｌｎダイオードの如く第１の電極層１４側の半導体部
が不純物ドープ層で形成されている場合−該ドープ層シ
４１と第２の電極層１７０間のリークも問題になる。
この場合Ｊつの方法は該ドープ層２４１の厚さを薄くす
る事であるが第６図の如く半導体層２４自体もオーバー
ハング断面形状とずろ事により解決できる。本実施例で
は半導体部２４としてアモーファスシリコン（ａ−８ｉ
）膜を下から順次ｎ型、」型、ｐ型の順で形成して℃・
る。ａ−８ｉ膜をフッ酸と硝酸を主体とする溶液でエツ
チングするとその速度はＩ） ’ｒ ＝ Ｊ型＜ｎ型と
なりその比は液組成不純物両度に依存するが３−１０と
れろ、よってこの様な順で形成する事により、オーバー
エツチングで容易に図の如きオーバーハング形状が得ら
れる。
る事であるが第６図の如く半導体層２４自体もオーバー
ハング断面形状とずろ事により解決できる。本実施例で
は半導体部２４としてアモーファスシリコン（ａ−８ｉ
）膜を下から順次ｎ型、」型、ｐ型の順で形成して℃・
る。ａ−８ｉ膜をフッ酸と硝酸を主体とする溶液でエツ
チングするとその速度はＩ） ’ｒ ＝ Ｊ型＜ｎ型と
なりその比は液組成不純物両度に依存するが３−１０と
れろ、よってこの様な順で形成する事により、オーバー
エツチングで容易に図の如きオーバーハング形状が得ら
れる。
第７図はショットキーバリアダイオードｔ１１４造の一
例であり第１の電極層１４とＪ型中導体層１４１の接合
にショットキーバリアが形成されている。
例であり第１の電極層１４とＪ型中導体層１４１の接合
にショットキーバリアが形成されている。
第８図は半導体層の上下に中間層２５．２６を挿入した
実施例である、この中間層は電極層と半導体層との接触
の改善、相互拡散の防止、光シールド等に有効でありど
ちらか片方でもよし・０具体的にはＣｒ−Ａｌ〜Ｍｕ等
の金属層を使用するとよい、本実施例の製造方法では中
間層２５．２６４４導体層２４と同一のパタンでバタン
化している。
実施例である、この中間層は電極層と半導体層との接触
の改善、相互拡散の防止、光シールド等に有効でありど
ちらか片方でもよし・０具体的にはＣｒ−Ａｌ〜Ｍｕ等
の金属層を使用するとよい、本実施例の製造方法では中
間層２５．２６４４導体層２４と同一のパタンでバタン
化している。
即ち第１のパタンで第１の電極層１４、半導体層２４と
共に中間層２５．２６もバタン化し、第２のパタンで第
２の電極層１７．半導体層２４と共に中間層２５．２６
もバタン化する。この時図の如く下中間層２６もオーバ
ーエッチによりオーバーハング断面とすると電極間リー
クが低減さ」主る。
共に中間層２５．２６もバタン化し、第２のパタンで第
２の電極層１７．半導体層２４と共に中間層２５．２６
もバタン化する。この時図の如く下中間層２６もオーバ
ーエッチによりオーバーハング断面とすると電極間リー
クが低減さ」主る。
以上明らかな如く、本発明により低容量−小（７＋１積
、簡単なプロセスで均一な薄膜ダイオードの製造が可能
である。更に自己整合プロセスで問題となる電極間リー
クの問題も解決されて（・る。本発明は液晶表示パネル
上の薄膜ダイオードの製造方法として極めて有効でδり
る。
、簡単なプロセスで均一な薄膜ダイオードの製造が可能
である。更に自己整合プロセスで問題となる電極間リー
クの問題も解決されて（・る。本発明は液晶表示パネル
上の薄膜ダイオードの製造方法として極めて有効でδり
る。
第１図は表示パネル用ダイメートリングの等価回路図、
第２図は自己整合さ」１、ないダイオードリングの平面
図及び断面図、第３図は本発明によるダイオードリング
の平面図、第４図、第５図、第６図、第７図、第８図は
本発明の製造方法を示す断面図である。 １１・・・・・・第１のバタン、 １２・・・・・・第２のバタン、 １４・・・・・・第１の電極層、 １５．１＋１１８・・・・・・半導体層−１７・・・・
・第２の電極層。 第１図 第２図 第３図 １ν
第２図は自己整合さ」１、ないダイオードリングの平面
図及び断面図、第３図は本発明によるダイオードリング
の平面図、第４図、第５図、第６図、第７図、第８図は
本発明の製造方法を示す断面図である。 １１・・・・・・第１のバタン、 １２・・・・・・第２のバタン、 １４・・・・・・第１の電極層、 １５．１＋１１８・・・・・・半導体層−１７・・・・
・第２の電極層。 第１図 第２図 第３図 １ν
Claims (3)
- （１）基板上に形成された第１の電極層と、該電極層上
に形成された半導体層と、該半導体層上に設けられた第
２の電極層からなる薄膜ダイオードの製造方法に於いて
一第１の電極層と半導体層は第１のパタンでバタン化さ
れ、第２の電極層は第２のパタンでバタン化され、前記
第１のノくタンでノくタン化された半導体層は第２の電
極層をマスクとして第２（７）パタンでもパタン化され
る事により第１のパタンと第２のパタンの重なり部に自
己整合的に形成されてなる薄膜ダイオードの製造方法。 - （２）第１のパタンでバタン化された第１の電極層及び
半導体層の面積は半導体層よりも第１の電極層がやや小
さく、断面がオーパーツ・ング形状を有する特許請求の
範囲第１項記載の薄膜ダイオードの製造方法。 - （３）第１の電極層に接する部分の半導体層は不純物ド
ープされており、第１のパタンでパタン化された半導体
層の断面はオーバーハング形状を有する特許請求の範囲
第１項記載の薄膜ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113343A JPS605573A (ja) | 1983-06-23 | 1983-06-23 | 薄膜ダイオ−ドの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113343A JPS605573A (ja) | 1983-06-23 | 1983-06-23 | 薄膜ダイオ−ドの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605573A true JPS605573A (ja) | 1985-01-12 |
| JPH0568865B2 JPH0568865B2 (ja) | 1993-09-29 |
Family
ID=14609836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113343A Granted JPS605573A (ja) | 1983-06-23 | 1983-06-23 | 薄膜ダイオ−ドの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037312A (ja) * | 2016-09-02 | 2017-02-16 | 株式会社半導体エネルギー研究所 | 表示装置、及び携帯情報端末 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165186A (en) * | 1980-05-24 | 1981-12-18 | Matsushita Electric Industrial Co Ltd | Matrix display unit |
| JPS57211787A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Amorphous silicon diode |
-
1983
- 1983-06-23 JP JP58113343A patent/JPS605573A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165186A (en) * | 1980-05-24 | 1981-12-18 | Matsushita Electric Industrial Co Ltd | Matrix display unit |
| JPS57211787A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Amorphous silicon diode |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037312A (ja) * | 2016-09-02 | 2017-02-16 | 株式会社半導体エネルギー研究所 | 表示装置、及び携帯情報端末 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568865B2 (ja) | 1993-09-29 |
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