JPS6056015B2

JPS6056015B2 - カウンタ回路

Info

Publication number: JPS6056015B2
Application number: JP3343081A
Authority: JP
Inventors: 八十二鈴木
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-03-09
Filing date: 1981-03-09
Publication date: 1985-12-07
Also published as: JPS56162544A

Description

【発明の詳細な説明】この発明は絶縁ゲート電界効果トランジスタで構成した
カウンタ回路に関する。

カウンタ回路たとえばバイナリカウンタ（２進カウンタ
）とは入力情報の周波数を１１２に低下させる機能をも
つ回路であり、またたとえばフオーナリカウンタ（４進
カウンタ）とは入力情報の周波数を１１４に低下させる
機能をもつ回路である。

従来このような機能を持たせるには、フリップフロップ
回路を使用する、シフトレジスタなどゲート容量の一時
的記憶作用を利用する、などの回路が用いられていた。
カウンタ回路にフリップフロップ回路を用いると、フリ
ップフロップ回路自体の素子数が多くしかも回路構成が
複雑なので、２集積回路化には不向きである。特に今日
のように小さい一つの半導体チップに数千個の能動素子
を配置形成し、一つのシステム機能を持たせる大規模集
積回路（ＬＳＩ）に至つては、小さい機能をもつ回路の
占有面積が比較的大きな楊合には、チツンプサイズを増
大し、製造歩留が低下し、コストアップになる。したが
つて、フリップフロップ回路によるバイナリカウンタ等
は、双安定回路として周波数依存性が少く特に低周波入
力において優れているが、上記欠点の故に利用されるこ
とが少くｊなつてきている。一方、シフトレジスタ回路
によるカウンタ回路は、少数の素子で構成でき、とりわ
け絶縁ゲート電界効果トランジスタ（１ｎｓ１１１ａｔ
ｅｄＧａｔｅＥｆｆｅｃｔＴｒａｎｓｉｓｔ０ｒ１以降
単にＦＥＴと略記する）により最少の占有面積てすむ５
ため、最近多く利用されはじめている。

第１図ａはダイナミック型バイナリカウンタ回路図を示
し、同図ｂに示す動作波形を参照してその動作を次に説
明する。

説明の便宜上時間軸をＴｉ，ｔ２，ｔ３・・・と区分し
ておく。また各ＦＥＴは、−４Ｅボルトを“゜０゛、接
地電位を“゜１゛とする正論理動作を行うものとする。
（イ）ｔ１〜Ｔ２時間の動作まずちで出力Ｑ２を“゜１゛と仮定（強制的にセット）
すれば、カウントパルスＱ１ば１―Ｑ１ぱ゜０゛なのて
ＦＥＴｌｌ，ｌ２はともに導通しＡ点のゲート容量ＣＣ
Ａぱ゜１゛に充電される。

Ｔ２になるとカウントパルスＱ１は“１゛、Ｑ１が“０
゛と変るのて、ＦＥＴｌｌ，ｌ２はともに非導通となり
Ａ点のゲート容量には点線で示したように゜“１゛とい
う一定電位が記憶される。Ａ点の電位がこのように゜“
１゛に定まつていればＦＥＴｌ３が導通し、Ｂ点にはＶ
ＤＯ電位すなわち反転電位“０゛が生じる。一方ｔ１で
はカウントパルスＱｌ，ＱｌがＦＥＴｌ４，ｌ５をとも
に非導通としているのでＣ点およびＤ点の電位はともに
不明であつてその波形Ｃ，Ｄは描けない。ちになるとク
ロックパルスＱｌ，ＱｌによつてＦＥＴｌ４，ｌ５が導
通され、Ｂ点での“０゛はＣ点に伝えられる。このＣ点
の電位゜゜０゛はＦＥＴｌ６，ｌ７て反転されＤ点の電
位を゛１゛とするとともにＦＥＴｌ８，ｌ９でさらに反
転されてＱ２が“０゛となる。］）Ｔ３〜Ｔ４時間の動
作Ｔ３でカウントパルスＱｌ，ＱｌによつてＦＥＴｌ４，
ｌ５はともに非導通となり、Ｃ点の電位は点線に示すよ
うに“゜０゛が記憶される。

したがつてＤ点の電位ぱ“１゛に保持されるので、ＦＥ
Ｔｌ８の導通によつてＱ２はひきつづき“０゛となる。
このＴ３ではカウントパルスＱ１は６゛『３，Ｑ１は“
１゛なので、ＦＥＴｌｌ，ｌ２はともに導通して出力Ｑ
２の“゜０゛がＡ点のゲート容量ＣＧ＾にたくわえられ
、Ａ点が４゜０゛となる。この゜゜０゛はＴ４でも点線
に示すように記憶される。このようにＴ３ではＡ点は“
゜０゛なのでＦＥＴｌ３は非導通てあるがＦＥＴｌＯが
導通し、Ｂ点ぱ“１゛となりちでもこの“１゛が保持さ
れる。一方らではＱ１が“゜０゛、Ｑ１が４′Ｒ３なの
でＦＥＴｌ４，ｌ５は非導通となつていて、点線に示す
ようにＣ点は“゜０゛を記憶し、Ｑ２を“゜０゛に保持
していたが、Ｔ４ではＱ１が“゜１−Ｑ１が゛゜０゛と
変るのでＦＥＴｌ４，ｌ５がともに導通しＢ点からの４
６ｒ゛によつてゲート容量ＣｃＯが“１゛とされる。し
たがつてζのタイミングでＣ点の゜゜１゛が出力Ｑ２を
再び゜“１゛と反転する。このようにＴ２，Ｌｌ，ｔ６
・・・のタイミングで出力Ｑ２ｔｌ回づつ反転されるの
で、Ｑ１の周波数をｆ１とすれば、出力Ｑ２の周波数Ｆ
２は２＝１１２ｆ１となる。そして、上記バイナリカウ
ンタはフリップフロップ回路を用いたカウンタにくらべ
て素子数が１０個と著しく低減されている。しかしなが
ら電卓（電子式卓上計算機）の演算記憶回路や、時計な
どに多用されるカウンタ回路としては、コストの低減化
と装置全体の軽量化などとあいまつて更にこのカウンタ
回路の構成素子数の低減が望まれていた。この発明は上
記の点に鑑みてなされたもので、同期パルス制御のイン
バータ回路とトランスミッションゲートをＦＥＴにより
構成することで、素子数の低減化を計り、回路の集積化
、コストの低減化に好適するカウンタ回路を提供するこ
とを目的としている。以下この発明の実施例について図
面を参照して説明する。

第２図Ａ，ｂはそれぞれバイナリカウンタの回路構成図
およびブロックダイアグラム図を示している。Ｎチャン
ネルＦＥＴ２ｌはＰチャンネルＦＥＴ２２と並列接続さ
れ、それぞれカウントパルスＱｌ，Ｑｌがそのゲート電
極に供給されるようになつているトランスミッションゲ
ートを構成している。上記カウントパルスＱｌ，Ｑｌは
第１図ｂにおいて示されているような互いに補数関係を
もつパルスである。これらＦＥＴ２ｌ，２２の共通接続
されたドレイン側すなわちトランスミッションゲートの
出力端には同期パルス制御のインバータ回路が設けられ
ている。このインバータ回路は２つのＮチャンネルＦＥ
Ｔ２３，２４の直列ＦＥＴ回路と２つのＰチャンネルＦ
ＥＴ２５，２６の直ダＪＦ′ＥＴ回路によつて構成され
るもので、たとえばＦＥＴ２４，２５のゲート電極が前
記トランスミッションゲートの出力端と接続されるとと
もに他方のＦＥＴすなわちＦＥＴ２３および２６のゲー
ト電極にはそれぞれ前記カウントパルスＱｌ，Ｑｌが供
給されるようになつている。このような２組の直列ＦＥ
Ｔ回路は、それぞれＦＥＴ２３のソース側に電源Ｖ。Ｏ
またはカウントパルスＱ１、ＦＥＴ２６のソース側に電
源ＶｓｓまたはカウントパルスＱ１が設けられてバイア
スされるとともに他方それぞれのＦＥＴ２４とＦＥＴ２
５のドレイン電極が共通接続され、このインバータ回路
の出力端子とされている。前記トランスミッションゲー
トとインバータ回路の接続点Ａには、ＦＥＴ２４，２５
のゲート容量がコンデンサＣ１として仮想的に設けられ
、さらにインバータ回路の出力端子側Ｂにも出力容量が
コンデンサＣ２とそして仮想的に設けられる。そしてイ
ンバータ回路の出力端子は導電路２７によつて前記トラ
ンスミッションゲートの入力側と接続されることによつ
てバイナリカウンタ回路が構成されている。なお、上記
説明中ＦＥＴのソースとドレインは電源側、出力側とい
う区別をもつて便宜上銘名したものにすぎない。また、
同期パルス制御のインバータの２つの直列ＦＥＴ回路は
各ＦＥＴたとえばＦＥＴ２３と２４のバイアス源■。。
に対する順を入れかえるなどの変形は可能である。そし
て、このインバータ回路およびトランスミッションゲー
トは第２図ｂに示すように、クロックインバータＣＩｌ
トランスミッションゲートＴＧとシンボル化して以後表
わすことにする。今、たとえばトランスミッションゲー
トＴＧに強制的に゜“１゛レベルの入力信号が供給され
たとすると。

トランスミッションゲートＴＧ（７）ＦＥＴ２ｌ，２２
は、それぞれカウントパルスＱｌ，Ｑｌが正（高電圧レ
ベル）および負（低電圧レベル）の時にソースドレイン
間が導通して同期パルス制御のインバータＣＩとの接続
点Ａに上記入力信号が伝達され、カウントパルスＱｌ，
Ｑｌが逆のタイミングでゲートが閉じられ、その間は接
続点ＡのコンデンサＣ１においてその信号が保持される
。このコンデンサＣ１の信号は、そこに蓄えられた電荷
であり、この電荷がインバータＣＩのＦＥＴ２４，２５
を導通あるいは非導通状態に開閉制御している。このイ
ンバータ回路ＣＩのＦＥＴ２３，２６にはカウントパル
スＱｌ，Ｑｌが供給されるようになつているので前記ト
ランスミッションゲート刊が開いている間は非導通、ト
ランスミッションゲートＴＧが閉じている間のみ導通状
態にある。したがつてトランスミッションゲートｍが閉
じている間に、コンデンサＣ１に蓄えられている信号“
゜１゛５によつてＦＥＴ２４を導通することにより、コ
ンデンサＣ２に反転信号状態すなわち“０゛をつくりだ
すことになる。次にトランスミッションゲートＴＧが開
いたときには、コンデンサＣ２の″０″状態によつてコ
ンデンサＣ１も“０゛状態となる。この゜゜０゛の電荷
状態は、カウントパルスＱｌ，Ｑｌが反転してトランス
ミッションゲートＴＧが閉じている間に再びインバータ
ＣＩによつてコンデンサＣ２に反転信号゜゜１゛状態を
与える。このようにコンデンサｑの状態すなわちインバ
ータＣＩの出力信号はカウントパルスＱ１の２倍の周期
で交互に゛゜１゛，゜“０゛と反転して、出力パルスＱ
２となる。

すなわちこのカウントパルスＱ１と出力パルスＱ２との
関係は、前記第１図ｂに示したものと同様、ｆ１（カウ
ントパルスＱ１の周波数）とＦ２（カウントパルスＱ２
の周波数）の関係すなわちＦ２＝１１２ｆ１となる。次
に第２図ａの動作を更に具体化して説明する。同図ａに
おいて容量Ｃ１とＣ２はＣ２〉Ｃ１の関係にあるとする
。容量Ｃ２とＣ，はトランスミッションゲートで接続さ
れているので、トランスミッションゲートがオン状態に
なると容量Ｃ２とＣ１は接続され、充電レベルは同一レ
ベルとなる。Ｃ１とＣ２が同一レベルにある場合は、ト
ランスミッションゲートがオフからオン状態に変化して
も、充電レベルの変化はない。容量Ｃ２が“６ｒ゛レベ
ルで、Ｃ１が“１゛より低いレベルにある場合は、トラ
ンスミッションゲートがオフからオンに変化するとＣ２
が放電し、その電荷がトランスミッションゲートを通し
てＣ１を充電する。この時Ｃ２〉Ｃ１の関係にあるので
、Ｃ２がわずかに放電するだけでＣ１はＣ２と同一レベ
ルになる。従つてＣ２の充電レベルぱ゛１゛レベルより
わずかに下がるだけであり、デジタル的には４６ｒ３レ
ベルとみなすことができる。従つてＣ１もほぼ゜゜１゛
レベルとなる。逆にＣ２が“０゛レベルで、Ｃ１が゜“
０゛より高いレベルにある場合は、トランスミッション
ゲートがオフからオン状態に変化するとＣ１が放電し、
その電荷がトランスミッションゲートを通してＣ２を充
電する。この場合もＣ２〉Ｃ１の条件により、Ｃ２とＣ
１の充電レベルが同一状態となつた時、Ｃ２のレベルは
６６０゛２レベルよりわずかに上るだけである。Ｃ１の
レベルもＣ２のレベルと同一であり、デジタル的にはほ
ぼ“゜０゛レベルとなる。Ｃ１とＣ２の容量の大きさに
ついて更に詳しく述べれば次のような関係になる。

電源電圧を■ＤＯｌクロツクドインバータの回路しきい
値をＶＴＨとする。この時Ｃｌ，Ｃ２が次の（イ），（
口）の条件を満たせは、第２図ａの回路は動作する。（
イ）Ｃｌ，Ｃ２がそれぞれＶＳＳ（０Ｖ），ＶＤＤに充
電状態であるとき、両者をトランスミッションゲートに
よつて接続したときの電位を■１とすると（ロ）Ｃｌ，
Ｃ２がそれぞれＶＤＤ，ＶＳＳ（０Ｖ）に充電状態であ
るとき、両者をトランスミッションゲートで接続したと
きの電位をＶ２とするとここで一例として■ＴＨ＝ＶＤ
Ｄ／２の場合を考えると、次の関係が成立する。

これよりＣ１くＣ２つまりクロツクドインバータの回路しきい値まで考慮す
れば、Ｃ１〈Ｃ２の関係にあればよい。

前記の条件をもとに第２図ａの動作を説明する。第２図
ｃは第２図ａの動作を示すタイムチャートである。ち期
間この期間クロックＱｌ，Ｑｌはそれぞれ“゜０゛及び“
１゛となつている（例えば“０゛＝ー５Ｖ＝ＶＯＯ，４
６ｒ′＝０ｖ＝ＶＳＳ）。

トランスミッションゲートのＦＥＴ２ｌ，２２はオフ状
態、ＦＥＴ２３〜２６で構成されるクロツクドインバー
タはオン状態となつている。ここで初期状態として点Ａ
のレベルを′４０″レベルと定める。このときＣ１は６
４０８レベルであり、クロツクドインバータの出力Ｂは
“゜１゛レベルであるため、Ｃ２ぱ゜１゛レベルに充電
されている。従つてＱ２ば゜１゛レベルである。ち期間この期間クロックＱｌ，Ｑｌはそれぞれ゜゜１゛１，６
６０′１となつている。

このときトランスミッションゲートはオン状態、クロツ
クドインバータはオフ状態となつている。この時、点Ｂ
と点Ａはトランスミッションゲートを通して電気的に接
続される。従つてＣ１とＣ２が接続され、ｔ１期間に容
量Ｃ１は″０″レベルになつているので、Ｔ２期間では
Ｃｌ，Ｃ２ともに“゜１゛レベルに近い値になる。従つ
て点Ａ，Ｂはほぼ゜“１゛レベルで、Ｑ２は“１”レベ
ルとなる。ち期間この期間クロックＱｌ，Ｑｌはそれぞれ“０゛，４６ｒ
゛となつている。

このときトランスミッションゲートはオフ状態、クロツ
クドインバータはオン状態となつている。このためＣ１
は“１゛レベルに近い状態で保持されている。従つてク
ロツクドインバータ出力は“０゛となる。このためＣ２
は“゜０゛レベルに放電する。従つて点Ｂぱ゜０゛レベ
ル、点Ａぱ゜１゛レベルに近い値となり、Ｑ２は“４０
゛３レベルとなる。ζ期間この期間クロックＱｌ，Ｑｌはそれぞれ′６ｒ５，“゜
０゛となつている。

このためトランスミッションゲートはオン状態、クロツ
クドインバータはオフ状態となつている。このためＣ１
とＣ２はトランスミッションゲートを通して接続される
。Ｃ２はＴ３期間に６゜０゛５レベルに放電しているた
め、Ｃｌ，Ｃ２はともに６６０″レベルに近いレベルに
なる。従つて点Ａ及びＢはほぼ“０゛レベルで、Ｑ２は
６６００レベルである。ち期間この期間クロックＱｌ，Ｑｌはそれぞれ６′０１３，′
６ｒ１となつている。

このときトランスミッションゲートはオフ状態、クロツ
クドインバータはオン状態となつている。このときＣ１
はＴ，期間に“゜０゛レベルに設定された状態を保持す
る。従つてクロツクドインバータの出力は６“Ｒ３レベ
ルとなり、Ｃ２ぱ゜１゛レベルに充電される。従つて点
Ａぱ゜０゛レベルに近い値、点Ｂぱ“１゛レベル、従つ
てＱ２ぱ゜１゛レベルである。なお第２図ｃのタイムチ
ャートにおいて点Ａは、電源に対してＭＯＳＦＥＴを通
して接続されることがないので破線で記入した。

また点Ｂはクロツクドインバータによつて直接ドライブ
されている期間を実線で、Ｃ２によつてレベルが保持さ
れている期間を破線で記入した。第３図は上記トランス
ミッションゲートＴＧとインバータ回路ＣＩとを各２個
づつ用いたフオーナリカウンタ（４進カウンタ）を示し
ており、たとえばトランスミッションゲートＴＧｌ、イ
ンバータＣＩｌ、トランスミッションゲート↑占、イン
バータＣＩ２をカスケード接続し、ＣＩ２の出力信号を
インバータ３１を介して′ＴＧｌの入力端子へと戻すよ
うに接続したもので、ここでも前記バイナリカウンタの
実施例と同様互いに補数関係にあるカウントパルスＱｌ
，ＱｌをそれぞれＴＧｌ，ＣＩｌ，ＴＧ２，ＣＩ２へ供
給している。

もつとも、第３図のＴＧ，ＣＩのシンボルは第２図Ａ，
ｂに対応したもので、たとえばＴＧｌ，ＴＧ２はそれぞ
れ２つのＦＥＴで、ＣＩｌ，ＣＩ２はそれぞれ４つのＦ
ＥＴで構成され、インバータ３１は２つの相異なるチャ
ネル形のＦＥＴからなる普通のものである。そして、前
記バイナリカウンタと同様にたとえばＣＩｌ，ＣＩ２の
ＰチャンネルＦＥＴにカウントパルスＱ１を与え、ＴＧ
ｌ，ＴＧ２のＰチャンネルＦＥＴにカウントパルスＱ１
を与えるようにしていることなどはいうまでもない。第
３図のように構成されたカウンタ回路は、前記バイナリ
カウンタの場合のトランスミッションゲートとインバー
タ回路とを交互に２組カスケード接続しその出力信号を
インバータを介して入力端子へと与えるようにしている
ので、ＴＧｌ，ＣＩｌ，ＴＧ２，ＣＩ２に供給されてい
るカウントパルスＱ１に対して４倍の周期のカウントパ
ルスＱ４を得ることができる。

すなわちインバータＣＩ２の出力端子からカウントパル
スＱ４またはＱ４、インバータ３１の出力端子からカウ
ントパルスＱ４，′Ｑが得られるフオーナリカウンタ（
４進カウンタ）となつているわけで、かかる動作は前記
バイナリカウンタ回路の動作説明から容易に明らかであ
ろう。さらにＣＩ２とインバータ３１との順序は入れ換
え可能であり、また図示していないが一般に頷進カウン
タを構成できることなども明らかノである。第４図は前
記バイナリカウンタ回路をｎ個用いてそれぞれ縦続接続
することにより、最初の段のカウンタに与えられる基本
カウントパルス９の周波数を１１２ｎに低下させたカウ
ントパルスＱｎを門得るようにしたｎ段バイナリカウン
タを示している。

各段（ステージ）ではインバータ４１１，４２．・・・
４１ｎを用いてたとえばＱ１に対して０１，Ｑ２に対し
てＱ２・・・Ｑｎに対してＱｎをそれぞれ得るようにし
ている。このようにして得られたカフウントパルスＱｎ
は、時計などにｎ段分周回路として用いられる。第５図
ａは前記バイナリカウンタにセット端子５０を設け、セ
ット信号を同期パルス制御のインバータ回路に与えるよ
うにしたセット端子付バイナリカウンタ回路である。

すなわちＦＥＴ２３，２４と同じｎチャンネル形のＦＥ
Ｔ５ｌのゲートをセット端子５０に接続して、このＦＥ
Ｔ５ｌを上記ＦＥＴ２３，２４と直列に設けるとともに
、Ｐチャンネル形ＦＥＴ２５，２６の直列回路と並列に
同じくＰチャンネル形ＦＥＴ５２をゲートとセット端子
とを接続して設けている。ここでセットとは、端子５０
からの信号で、出力Ｑ２を強制的に゜゜１゛に設定する
ことである。即ち第５図ａにおいて端子５０を６゜０゛
レベルにすると、ＦＥＴ５ｌがオフ、ＦＥＴ５２がオン
状態となる。このため出力Ｑ２が、ＦＥＴ５２を介して
゜゜１゛レベルのバイアス電源と接続され、セット状態
となるものである。したがつてこのセット端子付バイナ
リカウンタ回路は、セット端子５０にセット信号がある
時のみインバータ回路が同期パルス制御されるようにな
る。第５図ｂに示す回路は、上記セット端子付バイナリ
カウンタの変形例である。この回路と第５図ａの回路で
異なる点は、ＦＥＴ５２をＦＥＴ２５に対してのみ並列
接続した点である。この回路は、端子５０を゜゜０゛レ
ベルにすると、ＦＥＴ５ｌがオフ、ＦＥＴ５２やオン状
態となる。このためパルスＱ１が゜“０゛のときＦＥＴ
２６がオン状態となり、出力Ｑ２はＦＥＴ５２，２６を
介して゜゜１゛レベルのバイアス電源と接続され、セッ
ト状態となるものである。これら第５図Ａ，ｂに示した
回路をシンボル化したのが、第５図Ｃのブロック図であ
る。また第６図のようにしてセット端子付４進カウンタ
を構成することができる。

そして、図示して．いないが、前記第４図と同様にｎ段
のセット端子付バイナリカウンタを構成することも可能
である。一方、第７図ａは前記第５図ａのセット端子付
バイナリカウンタとは逆に、リセット端子７０と！接続
されたＦＥＴ７ｌ，７２を設けてなるリセット端子付バ
イナリカウンタ回路を示している。

即ちＦＥＴ２５，２６と同じＰチャネル型のＦＥＴ７２
のゲートをリセット端子７０に接続して、ＦＥＴ７２を
上訃ヂＥＴ２５，２６と直列に設ける４と共に、Ｎチャ
ネルＦＥＴ２３，２４の直列回路と並列に同じくＮチャ
ネルＦＥＴ７ｌを設け、ＦＥＴ７ｌのゲートをリセット
端子７０に接続している。ここでリセットとは、端子７
０からの信号で、出丈Ｑ２を強制的に“０゛に設定する
ことである。即ち第７図ａにおいて端子７０を゜゜１゛
レベルにすると、ＦＥＴ７２がオフ、ＦＥＴ７ｌがオン
状態となる。このため出丈Ｑ２が、ＦＥＴ７ｌを介して
“゜０゛レベルのバイアス電源と接続され、リセット状
態となるものである。第７図ｂは第７図ａのリセット端
子付バイナリカウンタの変形例である。この第７図ｂの
回路と第７図ａの回路で異なる点は、ＦＥＴ７ｌをＦＥ
Ｔ２４に対してｊのみ並列接続した点である。この回路
は、端子７０を“゜１゛レベルにすると、ＦＥＴ７２が
オフ、ＦＥＴ７ｌがオン状態となる。このためパルスＯ
１が“１゛のときＦＥＴ２３がオン状態となり、出力Ｑ
２はＦＥＴ７ｌ，２３を介して゜゜０゛レベル・のバイ
アス電源と接続され、リセット状態となるものである。
第７図Ａ，ｂはともに第７図ｃのようにシンボル化した
ブロック図であられされる。したがつて、また第８図に
示すリセット端子付４進カウンタ、また図示していない
がｎ段のリセツ・ト端子付バイナリカウンタ等を構成す
ることも可能である。以上述べたようにこの発明は、特
許請求の範囲に示される如く、（１）第１グーヤネル型
の第１の電界効果トランジスタ（ＦＥＴ）（例えば第５
図の２１）及び第２チャネル型の第２のＦＥＴ（例えば
２２）を並列接続し、且つ上記各ＦＥＴのゲート電極に
互いに補数関係にあるカウントパルスをそれぞれ供給す
るようにしたトランスミッションゲートと、第１チャネ
ル型の第３のＦＥＴ（例えば２３）及び第４のＦＥＴ（
例えば２４）を直列接続してなる第１の直ダＷＥＴ回路
と第２チャネル型の第５のＦＥＴ（例えば２５）及び第
６のＦＥＴ（例えば２６）を直列接続してなる第２の直
列ＦＥＴ回路とをバイパス源（例えば■ＤＯ，ＶＯ）あ
るいはバイパス源の代りをなすパルス源（例えばＱｌ，
Ｑｌ）間に接続し、上記第４及び第５のＦＥＴのゲート
電極同志を互いに接続して入力端子とし、上記第１、第
２の直列ＦＥＴ回路同志の接続点を出力端子とし、且つ
上記第３、第６のＦＥＴの各ゲート電極に前記補数関係
にあるカウントパルスをそれぞれ供給するようにした同
期パルス制御のインバータ回路と、上記第１の直列ＦＥ
Ｔ回路に直列に第１チャネル型の第７のＦＥＴ（例えば
５１）を接続すると共に上記第５のＦＥＴまたは第２の
直殉運Ｔ回路に並列に第２のチャネル型の第８のＦＥＴ
（例えば５２）を接続し、上記第７、第８のＦＥＴのゲ
ートにセット信号を供給する手段とを具備し、上記トラ
ンスミッションゲートと上記インバータ回路とを交互に
ｎ組カスケード接続した回路を形成し、その出力信号を
上記ｎ組カスケード接続した回路の入力端子へ与えるこ
とにより、各トランスミッションゲート、インバータ回
路に供給されているカウントパルスの周波数を１１２ｎ
に低下させるようにしたことを特徴とするカウンタ回路
であり、また（２）第２チャネル型の第１のＦＥＴ（例
えば第７図の２２）及び第１チャネル型の第２のＦＥＴ
（例えば２１）を並列接続し、且つ上記各ＦＥＴのゲー
ト電極に互いに補数関係にあるカウントパルスをそれぞ
れ供給するようにしたトランスミッションゲートと、第
２チャネル型の第３のＦＥＴ（例えば２６）及び第４の
ＦＥＴ（例えば２５）を直列接続してなる第１の直列Ｆ
ＥＴ回路と第１チャネル型の第５のＦＥＴ（例えば２４
）及び第６のＦＥＴ（例えは２３）を直列接続してなる
第２の直列ＦＥＴ回路とをバイアス源（例えばＶｓｓ，
ＶＯＯ）あるいはバイアス源の代りをなすパルス源（例
えばＱｌ，Ｑｌ）間に接続し、上記第４及び第５のＦＥ
Ｔのゲート電極同志を互いに接続して入力端子とし、上
記第１、第２の直列ＦＥＴ回路同志の接続点を出力端子
とし、且つ上記第３、第６のＦＥＴの各ゲート電極に上
記補数関係にあるカウントパルスをそれぞれ供給するよ
うにした同期パルス制御のインバータ回路と、上記第１
の直列ＦＥＴ回路に直列に第２のチャネル型の第７のＦ
ＥＴ（例えは７２）を接続すると共に上記第５のＦＥＴ
または第２の直列ＦＥＴ回路に並列に第１チャネル型の
第８のＦＥＴ（例えば７１）を接続し、上記第７、第８
のゲートにリセット信号を供給する手段とを具備し、上
記トランスミッションゲートと上記インバータ回路とを
交互にｎ組カスケード接続した回路を形成し、その出力
信号を上記ｎ組カスケード接続した回路の入力端子へ与
えることにより、各トランスミッションゲート、インバ
ータ回路に供給されているカウントパルスの周波数を１
１２ｎに低下させるようにしたことを特徴とするカウン
タ回路である。

従つて本発明のカウンタ回路は、たとえばバイナリカウ
ンタにあつては従来第１図ａのように１Ｃ＠のＦＥＴに
よつて構成されていたものを、第２図に示すように６個
のＦＥＴて構成でき、補数関係にあるカウントパルスを
得るためにインバータを用いた場合でも８個のＦＥＴで
構成することができる。そして、第４図に示すｎ段バイ
ナリカウンタを構成した場合、従来１０ｎ個の素子が必
要とされていたのに対してａ個となり、頷個の素子数の
低減が計れ、経済的にも著しく有利となる。またこの発
明の回路は例えば第５図、第７図のＦＥＴ５ｌ及び５２
，７１及び７２によリセットあるいはリセット機能があ
るので、この状態に任意に設定できるものである。なお
図示していないが前記４進カウンタをｎ段縦続接続して
基本カウントパルスの周波数を１１４ｎに低下させたカ
ウントパルスを得るようにも構成できることはいうまで
もない。

【図面の簡単な説明】

第１図ａは従来のバイナリカウンタ回路を示す回路構成
図、第１図ｂは上記回路の動作を示す波形図、第２図Ａ
，ｂはこの発明の一実施例のバイナリカウンタ回路を示
す回路構成図およびブロックダイアグラム図、第２図ｃ
は第２図ａの動作を示すタイムチャート、第３図はこの
発明の他の実施例の４進カウンタ回路を示すブ七ツクグ
イアグラｌ、図、第４図はこの発明のｎ段バイナリカウ
ンタ回路を示すブロックダイアグラム図、第５図Ａ，ｂ
はセット端子付バイナリカウンタ回路の２つの実施例を
示す回路構成図、第５図ｃはそのブロックダイアグラム
図、第６図はセット端子付４進カウンタ回路を示すブロ
ックダイアグラム図、第７図Ａ，ｂはリセット端子付バ
イナリカウンタ回路の２つの実施例を示す回路構成図、
第７図Ｃはそのブロックダイアグラム図、第８図はリセ
ット端子付４進カウンタ回路を示すブロックダイアグラ
ム図である。２１〜２６・・・・・・ＦＥＴ．．ＴＧ・・・・・・ト
ランスミッションゲート、ＣＩ・・・・・・同期パルス
制御のインバータ回路。

Claims

【特許請求の範囲】１第１チャネル型の第１の電界効果トランジスタ（Ｆ
ＥＴ）及び第２チャネル型の第２のＦＥＴを並列接続し
、且つ上記各ＦＥＴのゲート電極に互いに補数関係にあ
るカウントパルスをそれぞれ供給するようにしたトラン
スミッションゲートと、第１チャネル型の第３のＦＥＴ
及び第４のＦＥＴを直列接続してなる第１の直列ＦＥＴ
回路と第２チャネル型の第５のＦＥＴ及び第６のＦＥＴ
を直列接続してなる第２の直列ＦＥＴ回路とをバイアス
源あるいはバイアス源の代りをなすパルス源間に接続し
、上記第４及び第５のＦＥＴのゲート電極同志を互いに
接続して入力端子とし、上記第１、第２の直列ＦＥＴ回
路同志の接続点を出力端子とし、且つ上記第３、第６の
ＦＥＴの各ゲート電極に前記補数関係にあるカウントパ
ルスをそれぞれ供給するようにした同期パルス制御のイ
ンバータ回路と、上記第１の直列ＦＥＴ回路に直列に第
１チャネル型の第７のＦＥＴを接続すると共に上記第５
のＦＥＴまたは第２の直列ＦＥＴ回路に並列に第２のチ
ャネル型の第８のＦＥＴを接続し、上記第７、第８のＦ
ＥＴのゲートにセット信号を供給する手段とを具備し、
上記トランスミッションゲートと上記インバータ回路と
を交互にｎ組カスケード接続した回路を形成し、その出
力信号を上記ｎ組カスケード接続した回路の入力端子へ
与えることにより、各トランスミッションゲート、イン
バータ回路に供給されているカウントパルスの周波数を
１／２ｎに低下させるようにしたことを特徴とするカウ
ンタ回路。２第２チャネル型の第１のＦＥＴ及び第１チャネル型
の第２のＦＥＴを並列接続し、且つ上記各ＦＥＴのゲー
ト電極に互いに補数関係にあるカウントパルスをそれぞ
れ供給するようにしたトランスミッションゲートと、第
２チャネル型の第３のＦＥＴ及び第４のＦＥＴを直列接
続してなる第１の直列ＦＥＴ回路と第１チヤネル型の第
５のＦＥＴ及び第６のＦＥＴを直列接続してなる第２の
直列ＦＥＴ回路とをバイアス源あるいはバイアス源の代
りをなすパルス源間に接続し、上記第４及び第５のＦＥ
Ｔのゲート電極同志を互いに接続して入力端子とし、上
記第１、第２の直列ＦＥＴ回路同志の接続点を出力端子
とし、且つ上記第３、第６のＦＥＴの各ゲート電極に上
記補数関係にあるカウントパルスをそれぞれ供給するよ
うにした同期パルス制御のインバータ回路と、上記第１
の直列ＦＥＴ回路に直列に第２のチャネル型の第７のＦ
ＥＴを接続すると共に上記第５のＦＥＴまたは第２の直
列ＦＥＴ回路に並列に第１チャネル型の第８のＦＥＴを
接続し、上記第７、第８のゲートにリセット信号を供給
する手段とを具備し、上記トランスミッションゲートと
上記インバータ回路とを交互にｎ組カスケード接続した
回路を形成し、その出力信号を上記ｎ組カスケード接続
した回路の入力端子へ与えることにより、各トランスミ
ッションゲート、インバータ回路に供給されているカウ
ントパルスの周波数を１／２ｎに低下させるようにした
ことを特徴とするカウンタ回路。