JPS605628A - Ｍｏｓトランジスタ回路 - Google Patents
Ｍｏｓトランジスタ回路Info
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- JPS605628A JPS605628A JP59076241A JP7624184A JPS605628A JP S605628 A JPS605628 A JP S605628A JP 59076241 A JP59076241 A JP 59076241A JP 7624184 A JP7624184 A JP 7624184A JP S605628 A JPS605628 A JP S605628A
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- transistor
- mos
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は年払回路化に適するＭＯＳ ）ランリスタ回路
に関する。
に関する。
一般にＭＯＳ集わ′ｉ回路のノぐッケージから溝用され
る外部導出ビン（端子）数は、パッケージの小形化等の
面から少ない方がよい。この問題の一つの解決策として
、集積回路の外部尋出ピンを共用することがあげられる
が、信号ラインと電源ラインを共用することを悶えた場
合、これらラインの共通化ノードに、入力信号の能力（
＋１０μ八〜−１０μ八程度）以上の電流を流すことは
問題であるから、該能力範囲内に電流値を抑える必埜が
ある。
る外部導出ビン（端子）数は、パッケージの小形化等の
面から少ない方がよい。この問題の一つの解決策として
、集積回路の外部尋出ピンを共用することがあげられる
が、信号ラインと電源ラインを共用することを悶えた場
合、これらラインの共通化ノードに、入力信号の能力（
＋１０μ八〜−１０μ八程度）以上の電流を流すことは
問題であるから、該能力範囲内に電流値を抑える必埜が
ある。
本発明は上記の点に鑑みてなされたもので、選択的に高
電位が供給される電源ラインと通常使用の電源またはア
ースとの間に、能力範囲以上の電流が流れない構成とす
ることによシ、前記ピン数削減の際の問題点を解決する
ことができるＭＯＳ ）ランリスタ回路を提供しようと
するものである。
電位が供給される電源ラインと通常使用の電源またはア
ースとの間に、能力範囲以上の電流が流れない構成とす
ることによシ、前記ピン数削減の際の問題点を解決する
ことができるＭＯＳ ）ランリスタ回路を提供しようと
するものである。
以下第１図を参照して本発明の一実施例を説明する。な
お、ここで使用しているＭＯＳ ）ランリスタのチャネ
ル屋は、凡て同一で例えばＮチャネル型とする。第１図
において１はｒ−）に制御信号Ａが入力される駆動用の
エンハンスメント型ＭＯＳトランジスタで、このトラン
ジスタ１のソースは電圧Ｖｓ（アース電位）の供給端に
接続され、ドレインは出力端０に接続される。
お、ここで使用しているＭＯＳ ）ランリスタのチャネ
ル屋は、凡て同一で例えばＮチャネル型とする。第１図
において１はｒ−）に制御信号Ａが入力される駆動用の
エンハンスメント型ＭＯＳトランジスタで、このトラン
ジスタ１のソースは電圧Ｖｓ（アース電位）の供給端に
接続され、ドレインは出力端０に接続される。
負荷素子としてのデプレッション型ＭＯ８）ランリスタ
２は、そのソースとダートが出力端０に接続され、ドレ
インがノードａＫ接続される。
２は、そのソースとダートが出力端０に接続され、ドレ
インがノードａＫ接続される。
このノード＆にはエンハンスメントｆｉＭＯ８）ランリ
スタ３のソースが接続され、該トランジスタ３のドレイ
ンとダートは電圧Ｖｐの供給端に接続される。この電圧
Ｖｐの供給端は信号ライン兼電源ラインとなる個所であ
る。また上記ノードａにはデプレッション型ＭＯ８）ラ
ンリスタ４のソースが接続され、該トランジスタ４のド
レインは通常電源としての電圧ＶＣの供給端に、ダート
は制御信号Ｂの供給端に接続される。
スタ３のソースが接続され、該トランジスタ３のドレイ
ンとダートは電圧Ｖｐの供給端に接続される。この電圧
Ｖｐの供給端は信号ライン兼電源ラインとなる個所であ
る。また上記ノードａにはデプレッション型ＭＯ８）ラ
ンリスタ４のソースが接続され、該トランジスタ４のド
レインは通常電源としての電圧ＶＣの供給端に、ダート
は制御信号Ｂの供給端に接続される。
次に第１図の回路動作を説明する。まず電圧しｖｐの供
給ラインつまシノードｂを信号ラインとして用いる場合
は、信号Ｂをパ１”にする。この時信号Ａが“１″で、
トランジスタ１がオン（導通）してノード０がＭＯ″に
なっても、ノードａにはＶｃ （例えば＋５Ｖ）近くの
電位が出るようにトランジスタ４，２．１の大きさ及び
スレッショルド電圧ｖｔｈを設定してやる。するとノー
ドａの？！位がＶｃ近辺であるため、電圧Ｖｐが、ノー
ドａの電位とトランジスタ３のスレッショルド電圧ｖｔ
ｈ６とを加えた値以下では、トランジスタ３には電流が
流れない、っまシトランリスタ３はオフ（非心通）状態
である。ところで上記信号Ｖｐは、これを他の回路の入
力信号として用いる場合、通常”Ｖｃ＋１”ボルトが最
大であシ、ノードａの電位はＶｃ近辺であるため、■
をｈ３ １ｖ近辺にしておけばＶｐが入力信号の口Ｓは該入力電
流はほとんど流れず、充分側のＭＯＳトランジスタ回路
の入力信号として通用する。
給ラインつまシノードｂを信号ラインとして用いる場合
は、信号Ｂをパ１”にする。この時信号Ａが“１″で、
トランジスタ１がオン（導通）してノード０がＭＯ″に
なっても、ノードａにはＶｃ （例えば＋５Ｖ）近くの
電位が出るようにトランジスタ４，２．１の大きさ及び
スレッショルド電圧ｖｔｈを設定してやる。するとノー
ドａの？！位がＶｃ近辺であるため、電圧Ｖｐが、ノー
ドａの電位とトランジスタ３のスレッショルド電圧ｖｔ
ｈ６とを加えた値以下では、トランジスタ３には電流が
流れない、っまシトランリスタ３はオフ（非心通）状態
である。ところで上記信号Ｖｐは、これを他の回路の入
力信号として用いる場合、通常”Ｖｃ＋１”ボルトが最
大であシ、ノードａの電位はＶｃ近辺であるため、■
をｈ３ １ｖ近辺にしておけばＶｐが入力信号の口Ｓは該入力電
流はほとんど流れず、充分側のＭＯＳトランジスタ回路
の入力信号として通用する。
次にＶｐを電源（例えば２５ｖ）として使用する場合は
、信号Ｂを０′″にする。この時第１図の回路は主にト
ランジスタ３，２．１で出力０を決定することができ、
その時ノードａの電位をトランジスタ４がオフする程度
に設定してやれば、Ｖｐ供給端からＶｃ供給端へ流れ出
る電流はなくなる。即ち電源としてのＶｐは、ＶＣ≦Ｖ
ｐの状態で使用でき、ノード０には゛”Ｐ ’ｔｈ５”
ボルトの霜５位１で出力することができる。
、信号Ｂを０′″にする。この時第１図の回路は主にト
ランジスタ３，２．１で出力０を決定することができ、
その時ノードａの電位をトランジスタ４がオフする程度
に設定してやれば、Ｖｐ供給端からＶｃ供給端へ流れ出
る電流はなくなる。即ち電源としてのＶｐは、ＶＣ≦Ｖ
ｐの状態で使用でき、ノード０には゛”Ｐ ’ｔｈ５”
ボルトの霜５位１で出力することができる。
以上のような動作を行なう第１図の回路にあっては、ノ
ードｂに入力化上としての能力以上の電流を流さずに済
むから、焦積回路化した際のピン数削減が可能となる。
ードｂに入力化上としての能力以上の電流を流さずに済
むから、焦積回路化した際のピン数削減が可能となる。
第２図、第３図、第４図は本発明の他の実施例であり、
第２図は第１図のデプレッション型トランジスタ４の代
りにエンノーンスメント型トランジスタ４′を用い、そ
のｒ−）をドレイン側に接続したもの、第３図は上記デ
プレッション型トランジスタ４の代りにエンノ＼ンスメ
ント型トランジスタ４〃を用いたもの、第４図は、ｖｐ
にｇ １ｔ５ａされていた、トランジスタ３のドレイン
側に、トランジスタ３′のソースをかわシに接続しトラ
ンジスタ３′のドレインｋＶｐｃノードｂ）Ｋ接続、ダ
ートには信号Ｃを入力したものである。
第２図は第１図のデプレッション型トランジスタ４の代
りにエンノーンスメント型トランジスタ４′を用い、そ
のｒ−）をドレイン側に接続したもの、第３図は上記デ
プレッション型トランジスタ４の代りにエンノ＼ンスメ
ント型トランジスタ４〃を用いたもの、第４図は、ｖｐ
にｇ １ｔ５ａされていた、トランジスタ３のドレイン
側に、トランジスタ３′のソースをかわシに接続しトラ
ンジスタ３′のドレインｋＶｐｃノードｂ）Ｋ接続、ダ
ートには信号Ｃを入力したものである。
第２図の例では、トランジスタ３のスレッショルド電圧
Ｖｔｂ３をトランジスタ４′のスレッショルド電圧ｖｔ
ｈ４′よシ高く、第３図の例では、トランジスタ３の”
ｔｈ ５をトランジスタ４〃のスレッショルド”ｔｈ４
／ｚよシ高くしてやれば、Ｖｐを信号ラインとして用い
る場合の入力信号の“１”レベルは、Ｖｃよシ高い電位
までリーク電流なしで使用できる。上記Ｖ をＶ ′ｖ
〃より高くする方法ｔｈ３ ｔｈ４１ ｔｈ４ としては、ショートチャネル効果を利用して、第２図で
はトランジスタ３よシトランリスタ４′のチャネル長を
、第３図ではトランジスタ３よりトランジスタ４〃のチ
ャネル長を短くしてやれば簡単に実現出来る。なお第２
図、第３図でにＶＣもＶｐと同様に（Ｎ号、電源の両方
に用いることができる。第４図の例では、ノードｂを電
源として用いた時に、出力Ｏに、第１図よシも、高い電
圧が出るように、工夫したものでおる。信号Ｃは、信号
Ｂと逆位相の信号で、例えは、Ｃを第１図の回路で作る
と、Ｃの″ｌ＃レベルに、Ｖｐ（例えは２５ｖ）マイナ
スＶｔｈ３になる。ｂを信号ラインとして使用する時Ｃ
はＩＩ ＯＩＩレベル、Ｂｕ”１”レベルになる。Ｃの
１１０”レベルヲＯｖにすれば、ｂ′の電位は、トラン
ジスタ３′のＶｚの絶対値をとった値以下にしかならな
い。
Ｖｔｂ３をトランジスタ４′のスレッショルド電圧ｖｔ
ｈ４′よシ高く、第３図の例では、トランジスタ３の”
ｔｈ ５をトランジスタ４〃のスレッショルド”ｔｈ４
／ｚよシ高くしてやれば、Ｖｐを信号ラインとして用い
る場合の入力信号の“１”レベルは、Ｖｃよシ高い電位
までリーク電流なしで使用できる。上記Ｖ をＶ ′ｖ
〃より高くする方法ｔｈ３ ｔｈ４１ ｔｈ４ としては、ショートチャネル効果を利用して、第２図で
はトランジスタ３よシトランリスタ４′のチャネル長を
、第３図ではトランジスタ３よりトランジスタ４〃のチ
ャネル長を短くしてやれば簡単に実現出来る。なお第２
図、第３図でにＶＣもＶｐと同様に（Ｎ号、電源の両方
に用いることができる。第４図の例では、ノードｂを電
源として用いた時に、出力Ｏに、第１図よシも、高い電
圧が出るように、工夫したものでおる。信号Ｃは、信号
Ｂと逆位相の信号で、例えは、Ｃを第１図の回路で作る
と、Ｃの″ｌ＃レベルに、Ｖｐ（例えは２５ｖ）マイナ
スＶｔｈ３になる。ｂを信号ラインとして使用する時Ｃ
はＩＩ ＯＩＩレベル、Ｂｕ”１”レベルになる。Ｃの
１１０”レベルヲＯｖにすれば、ｂ′の電位は、トラン
ジスタ３′のＶｚの絶対値をとった値以下にしかならな
い。
ｔｈ３
なぜ々ら（ｂｌ （７） 矩、位）＝（Ｃの電位−ｖ、
ｈ３′）だから。トランジスタ３をカットオフするには
、１ｖｔｈ３’ｌ＋ｖｔｈ３ ＜（ａ ）’？ｊ％位）
Ｃ式（Ｄ ：） カ成立”’！’るように、ｖｔｈ３
（正の値）、”ｔｈ３’を選べばよい。
ｈ３′）だから。トランジスタ３をカットオフするには
、１ｖｔｈ３’ｌ＋ｖｔｈ３ ＜（ａ ）’？ｊ％位）
Ｃ式（Ｄ ：） カ成立”’！’るように、ｖｔｈ３
（正の値）、”ｔｈ３’を選べばよい。
ｂを電源として、用いる場合ＣＫは、ｖｐ−ｖｔｈ３（
第１図の回路を用いて作る時）の電圧が与えられる。ａ
の電位をＶｃ近辺に設定してやった場合、弐〇の関係よ
り、ｖｔｈ３をＯｖを少しこえた値、に設定しておけば
、＠１図で用いたＶｔｈ３よシ、かなシ低い値にできる
。この時ｂ′のレベルがＶｐ−ＩＨで出るように、式■
の範囲内でｖｔｈ３′を決めることは容易で、出力０の
値は、ｖｐ−ｖｔｈ３の関係だけで決めることが出来、
第１図のｖｔｈＡよシ第４図のＶｔｈ３の値を小さくす
ることが出来る分だけ、出力Ｏには、高いπｊ、圧を出
すことが出来る。
第１図の回路を用いて作る時）の電圧が与えられる。ａ
の電位をＶｃ近辺に設定してやった場合、弐〇の関係よ
り、ｖｔｈ３をＯｖを少しこえた値、に設定しておけば
、＠１図で用いたＶｔｈ３よシ、かなシ低い値にできる
。この時ｂ′のレベルがＶｐ−ＩＨで出るように、式■
の範囲内でｖｔｈ３′を決めることは容易で、出力０の
値は、ｖｐ−ｖｔｈ３の関係だけで決めることが出来、
第１図のｖｔｈＡよシ第４図のＶｔｈ３の値を小さくす
ることが出来る分だけ、出力Ｏには、高いπｊ、圧を出
すことが出来る。
なお本発明は上記実施例のみに限定されるものではなく
、例えば負荷ＭＯ８としてのデプレッション塑トランジ
スタ２にエンハンスメント型のものを用い、そのダート
をノードａ ＩＩＪＩに接わ′ｄしたシ、該ダートに霜
、圧Ｖｃを供給したシしてもヨイ。丑だ実施例では使用
トランジスタにＮチャネル型のものを用いたが、Ｐチャ
ネル型のものを用いた毛ｔ“、）告にもできる秀−１本
発明の歇旨を逸脱しない範囲でｆ「４！々の応用が可能
である。
、例えば負荷ＭＯ８としてのデプレッション塑トランジ
スタ２にエンハンスメント型のものを用い、そのダート
をノードａ ＩＩＪＩに接わ′ｄしたシ、該ダートに霜
、圧Ｖｃを供給したシしてもヨイ。丑だ実施例では使用
トランジスタにＮチャネル型のものを用いたが、Ｐチャ
ネル型のものを用いた毛ｔ“、）告にもできる秀−１本
発明の歇旨を逸脱しない範囲でｆ「４！々の応用が可能
である。
以上説明した如く本究明によれば、選択的に高電位が供
給される電源ラインに能力以上の７ＩＬ流を３ｉｔさす
に済むので、年私回路の小型化が１１能となる等の利点
を有したＭＯＳ ＋・ランリスタ回路が提供できるもの
である。
給される電源ラインに能力以上の７ＩＬ流を３ｉｔさす
に済むので、年私回路の小型化が１１能となる等の利点
を有したＭＯＳ ＋・ランリスタ回路が提供できるもの
である。
第１図は本発明の一実施例を示す回路図、第２図、第３
図及び紀４図は本発明の他の実ｈ（（１例を示す回路図
である。 １．３・・・エンハンスメン） 型ＭＯ８ｌ−ランリス
タ、’ ２１４１３’・・・ガン０レツシヨンｑＭＯ８
）ランリスタ、ａ＃ ｂ ｌ Ｏｌ ｂ’・・・ノード
、Ｖｐ・・・選択的に関電位になる１ゎ、？Ｍ霜１圧、
Ｖｃ・・・通常電泳電圧、Ｖｓ・・・アース′４．圧、
Ａ ＋ Ｂ ＋ Ｃ＝・ｆ’ｂ！ｌ ＃ Ｇ号。 出５．＋１人代［１！人 弁胛士 鈴 江 武 彦第１
図 Ｖｓ 第３「１ 第２ 図 Ｖｓ ？、４１ ｐ
図及び紀４図は本発明の他の実ｈ（（１例を示す回路図
である。 １．３・・・エンハンスメン） 型ＭＯ８ｌ−ランリス
タ、’ ２１４１３’・・・ガン０レツシヨンｑＭＯ８
）ランリスタ、ａ＃ ｂ ｌ Ｏｌ ｂ’・・・ノード
、Ｖｐ・・・選択的に関電位になる１ゎ、？Ｍ霜１圧、
Ｖｃ・・・通常電泳電圧、Ｖｓ・・・アース′４．圧、
Ａ ＋ Ｂ ＋ Ｃ＝・ｆ’ｂ！ｌ ＃ Ｇ号。 出５．＋１人代［１！人 弁胛士 鈴 江 武 彦第１
図 Ｖｓ 第３「１ 第２ 図 Ｖｓ ？、４１ ｐ
Claims (2)
- （１）一端が第１の電源電位供給端に接続さ扛る駆動用
の第１のＭＯＳ ）ランリスタと、このトランジスタの
他端に一端が接続される負荷用の第２のＭＯＳ ）ラン
リスタと、このトランジスタの他端に一端が接続され他
端が第２の電鍵ラインに接続される第３のＭＯＳ）ラン
リスタと、一端が前記第２のＭＯＳ ）ランリスタの他
端に接続され他端が第３の電位供給端に接続される第４
のＭＯＳ ）ランリスタとを具備し、前記第２の電源ラ
インに前記第３の電源ラインよシ高いｒ（Ｈ，；位が供
給されない場合はＡｉＪ記第３のＭＯＳ ）ランリスタ
をオフ状態に、前記第２の電源ラインに前記第３の電鍵
ラインよシ高い電位か供給される場合は前記第４のＭＯ
Ｓ ）ランリスタをオフ状態とすることを特徴としたＭ
ＯＳ ）ランリスタ回路。 - （２）一端が第１の電源電位供給端に接続される駆動用
エンハンスメント型の第１のＭＯＳ ）ランリスタと、
このトランジスタの他端に一端が接続される負イＷＪ用
の第２のＭＯＳ ）ランリスタと、このトラン・リスタ
の他端に一九゛古が接続され他端が第２の電性ラインに
接続されるエタノ１ンスメント型の第３のへ１０８トラ
ンジスタと、一端が前記第２のＭＯＳ ）ランリスタの
他端に接続され他端が第３の電位供給端に接続されるデ
プレッシロン型の第４の［０８）ランリスタとを具備し
、前記第１ないし第４のＭＯＳ ）ランリスタは同一チ
ャネル型で、前記へル１．棺４のＭＯＳ ）ランリスタ
にはそれぞれ制仰信号が供給され、前記第３のＭＯＳ
）ランリスタのダートは該トランジスタの前記他端に接
続されたことを特徴とするＭＯＳ ）ランリスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076241A JPS605628A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076241A JPS605628A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓトランジスタ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320479A Division JPS55115729A (en) | 1979-02-28 | 1979-02-28 | Mos transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605628A true JPS605628A (ja) | 1985-01-12 |
| JPH0354903B2 JPH0354903B2 (ja) | 1991-08-21 |
Family
ID=13599676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59076241A Granted JPS605628A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484864A (en) * | 1987-09-21 | 1989-03-30 | Toho Kako Kk | Food packaging film and packaging method |
| US5213743A (en) * | 1986-06-24 | 1993-05-25 | Goyo Paper Working Co., Ltd. | Method of manufacturing release paper |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240903A (en) * | 1975-09-26 | 1977-03-30 | Sharp Corp | Voice compound equipment |
-
1984
- 1984-04-16 JP JP59076241A patent/JPS605628A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240903A (en) * | 1975-09-26 | 1977-03-30 | Sharp Corp | Voice compound equipment |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213743A (en) * | 1986-06-24 | 1993-05-25 | Goyo Paper Working Co., Ltd. | Method of manufacturing release paper |
| JPS6484864A (en) * | 1987-09-21 | 1989-03-30 | Toho Kako Kk | Food packaging film and packaging method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354903B2 (ja) | 1991-08-21 |
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