JPS6057440A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6057440A JPS6057440A JP16410483A JP16410483A JPS6057440A JP S6057440 A JPS6057440 A JP S6057440A JP 16410483 A JP16410483 A JP 16410483A JP 16410483 A JP16410483 A JP 16410483A JP S6057440 A JPS6057440 A JP S6057440A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- interrupt
- address
- register
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、複数の割込レベルを有し、割込みをベクトル
分岐によシ行う情報処理装置に関するものである。
分岐によシ行う情報処理装置に関するものである。
（従来の技術）
従来、この種の装置では割込受付時に、その装置内にあ
る通常数バイトから数１０ノ・イトを有する演算レジス
タの内容総べてを、固定的に予め定められたメモリエリ
アに退避し、割込処理終了時に上記退避した演算レジス
タの内容総べてをメモリ上から演算レジスタに回復する
か、或いは予め割込レベルに対応して演算レジスタ群を
設けて、割込受付は時、メモリへの演算レジスタの内容
の退避回復を行わないようにし、受付けだ割込レベルに
対応する演算レジスタを使用して割込処理を行うという
構成がとられていた。
る通常数バイトから数１０ノ・イトを有する演算レジス
タの内容総べてを、固定的に予め定められたメモリエリ
アに退避し、割込処理終了時に上記退避した演算レジス
タの内容総べてをメモリ上から演算レジスタに回復する
か、或いは予め割込レベルに対応して演算レジスタ群を
設けて、割込受付は時、メモリへの演算レジスタの内容
の退避回復を行わないようにし、受付けだ割込レベルに
対応する演算レジスタを使用して割込処理を行うという
構成がとられていた。
このような構成とした場合、割込レベル毎に使用する演
算レジスタの使用量が異なると、上記前者のケースでＶ
ｉ、演算レジスタの内容の余分な退避回復処理が必要と
なり、この分、性能が低下するという問題があり、上記
後者のケースでは前者のような性能低下を回避できるが
、演算レジスタの容量に関して各割込レベル毎に演算レ
ジスタを有しなければならず、ハード増となり経済性の
点で問題があった。
算レジスタの使用量が異なると、上記前者のケースでＶ
ｉ、演算レジスタの内容の余分な退避回復処理が必要と
なり、この分、性能が低下するという問題があり、上記
後者のケースでは前者のような性能低下を回避できるが
、演算レジスタの容量に関して各割込レベル毎に演算レ
ジスタを有しなければならず、ハード増となり経済性の
点で問題があった。
（発明の目的）
本発明はこれらの問題点を解決するだめ、割込み時に当
該割込発生時までに受付けていた割込レベルを含めて割
込み時の命令分岐先アドレスを指定できるようにしたも
のであり、以下図面につぃ ゛て詳細に説明する。
該割込発生時までに受付けていた割込レベルを含めて割
込み時の命令分岐先アドレスを指定できるようにしたも
のであり、以下図面につぃ ゛て詳細に説明する。
第１図は本発明の構成を含む情報処理装置の命令実行部
の一実施例の構成を示すブロック図であり、１は命令実
行部、２は命令実行制御部、３は演算レジスタ、４は命
令レジスタ、５はメモリバッファレジスタ、６は命令ア
ドレスレジスタ、７は命令アドレス制御部、８は割込制
御部、９は命令アドレスセレクタを示す。
の一実施例の構成を示すブロック図であり、１は命令実
行部、２は命令実行制御部、３は演算レジスタ、４は命
令レジスタ、５はメモリバッファレジスタ、６は命令ア
ドレスレジスタ、７は命令アドレス制御部、８は割込制
御部、９は命令アドレスセレクタを示す。
図において、命令はメモリハノ７アレジスタ５に接続さ
れているメモリの命令アドレスレジスタ６の出力である
命令アドレスから読出され、命令レジスタ４にセットさ
れ実行される。この命令の実行終了と共に、命令アドレ
ス制御部７がら次の命令アドレスが命令アドレスセレク
タ９を通して命令アドレスレジスタ６にセットされ、次
の命令アドレスを出力し、次の命令が読出され順次命令
が実行されて行く。高速処理を要求される場合には命令
先取り機能を設は高速に命令が実行されて行く。命令実
行中に割込制御部８により割込みを受付けると、命令の
区切りで割込処理に移行できるように命令実行制御部２
で割込制御がなされる。
れているメモリの命令アドレスレジスタ６の出力である
命令アドレスから読出され、命令レジスタ４にセットさ
れ実行される。この命令の実行終了と共に、命令アドレ
ス制御部７がら次の命令アドレスが命令アドレスセレク
タ９を通して命令アドレスレジスタ６にセットされ、次
の命令アドレスを出力し、次の命令が読出され順次命令
が実行されて行く。高速処理を要求される場合には命令
先取り機能を設は高速に命令が実行されて行く。命令実
行中に割込制御部８により割込みを受付けると、命令の
区切りで割込処理に移行できるように命令実行制御部２
で割込制御がなされる。
なお、割込制御部８は割込受付時に割込レベルに応じて
プ、ロクラムの分岐先アドレスを指定できる割込ベクト
ル分岐回路を有するものとする。
プ、ロクラムの分岐先アドレスを指定できる割込ベクト
ル分岐回路を有するものとする。
第２図（ａ）は第１図の割込制御部８の詳細を示した本
発明の一実施例の構成図で、レベル】及びレベル２の２
つの割込レベルを有する割込制御部の構成を示したもの
であり、ｌＯは割込制御回路、１１はレベル１割込要求
信号、１２はレベル２割込要求信号、１３は割込優先判
定回路、１４は受付けた割込レベルを保持する２ビツト
の割込レベル表示レジスタ（ＩＦＲ）、１５は割込アド
レス保持レジスタ、１６は割込アドレス作成回路である
。第２図（ｂ）は割込アドレス作成回路１６で作成され
る割込時の分岐先命令アドレス（ＢｉＡ）の作成内容を
示している。
発明の一実施例の構成図で、レベル】及びレベル２の２
つの割込レベルを有する割込制御部の構成を示したもの
であり、ｌＯは割込制御回路、１１はレベル１割込要求
信号、１２はレベル２割込要求信号、１３は割込優先判
定回路、１４は受付けた割込レベルを保持する２ビツト
の割込レベル表示レジスタ（ＩＦＲ）、１５は割込アド
レス保持レジスタ、１６は割込アドレス作成回路である
。第２図（ｂ）は割込アドレス作成回路１６で作成され
る割込時の分岐先命令アドレス（ＢｉＡ）の作成内容を
示している。
第２図の具体的な動作は以下のとおりである。
レベル１割込要求信号１１が”オン７となり割込要求が
発生すると、割込優先判定回路１３により優先度判定が
行われ、受付けが可能であれば２ビツトの割込レベル表
示レジスタ１４のす。Ｋ１１′１がセントされ、それと
共に割込アドレス保持レジスタ１５の内容と割込レベル
表示レジスタ１４の内容とで割込アドレス作成回路１６
にょシ分岐先命令アドレス（ＢｉＡ）が第２図（ｂ）の
ように作成される。例えば、ｂ４＝ ”１″、ｂ５−ｂ
３−ｂ２−ｂｌ−ａｏ。
発生すると、割込優先判定回路１３により優先度判定が
行われ、受付けが可能であれば２ビツトの割込レベル表
示レジスタ１４のす。Ｋ１１′１がセントされ、それと
共に割込アドレス保持レジスタ１５の内容と割込レベル
表示レジスタ１４の内容とで割込アドレス作成回路１６
にょシ分岐先命令アドレス（ＢｉＡ）が第２図（ｂ）の
ように作成される。例えば、ｂ４＝ ”１″、ｂ５−ｂ
３−ｂ２−ｂｌ−ａｏ。
の場合、ＢｉＡ−０１０００１（２） −１７（、ｏ）
番地を示す。この分岐先命令アドレス（ＢｉＡ）は割込
アドレス作成回路１６を経由して命令アドレスセレクタ
９に送られ、命令実行終了の区切りで命令アドレスセレ
クタ９が割込アドレス作成回路１６からの入力に切替え
られ、命令アドレスレジスタ６に１７番地がセットされ
、１７番地から命令が読出され実行される。１７番地に
はレベル１の割込処理ルーチンへの分岐命令が置かれる
。
番地を示す。この分岐先命令アドレス（ＢｉＡ）は割込
アドレス作成回路１６を経由して命令アドレスセレクタ
９に送られ、命令実行終了の区切りで命令アドレスセレ
クタ９が割込アドレス作成回路１６からの入力に切替え
られ、命令アドレスレジスタ６に１７番地がセットされ
、１７番地から命令が読出され実行される。１７番地に
はレベル１の割込処理ルーチンへの分岐命令が置かれる
。
このような実行状態で割込要求度の高いレベル２割込要
求信号１２が発生すると、今度は２ビツトの割込レベル
黙示レジスタ（ＩＲＦ）１４のｂｌがセントされ、上記
と同様の動作により、分岐先命令アドレス（ＢＩＡ）は
ＢｉＡ ＝ ０１００１１（２） ＝ １９（、ｏ）番
地が出力される。同様にレベル１割込要求信号１１が“
オフ１でレベル２割込要求信号１２が１オン“の場合の
割込要求では分岐先命令アドレス（ＢｉＡ）はＢｉＡ
＝ ０１００１０（２） ＝ １８（１ｏ）番地が出方
される。これから判るように、割込が受付けられた時点
でそれ以前の割込受付は状態に従って命令の分岐先が異
なることとなり、各割込レベルに設けられる割込処理ル
ーチンは以前の割込受付けによる命令走行レベル（割込
レベルに対応する。）が区別できる。
求信号１２が発生すると、今度は２ビツトの割込レベル
黙示レジスタ（ＩＲＦ）１４のｂｌがセントされ、上記
と同様の動作により、分岐先命令アドレス（ＢＩＡ）は
ＢｉＡ ＝ ０１００１１（２） ＝ １９（、ｏ）番
地が出力される。同様にレベル１割込要求信号１１が“
オフ１でレベル２割込要求信号１２が１オン“の場合の
割込要求では分岐先命令アドレス（ＢｉＡ）はＢｉＡ
＝ ０１００１０（２） ＝ １８（１ｏ）番地が出方
される。これから判るように、割込が受付けられた時点
でそれ以前の割込受付は状態に従って命令の分岐先が異
なることとなり、各割込レベルに設けられる割込処理ル
ーチンは以前の割込受付けによる命令走行レベル（割込
レベルに対応する。）が区別できる。
なお、割込処理ルーチンから抜は出す時は、２ビツトの
割込レベル表示レジスタ（ＩＦＲ） １４の割込レベル
に対応するビットをリセットし、下位の走行レベルを継
続して走行できるように制御される。
割込レベル表示レジスタ（ＩＦＲ） １４の割込レベル
に対応するビットをリセットし、下位の走行レベルを継
続して走行できるように制御される。
割込レベルが３個以上になった場合も、割込しベル表示
レジスタ１４のピノｌｆ割込レベルの数に応じて用意す
ればよいことは明らかである。
レジスタ１４のピノｌｆ割込レベルの数に応じて用意す
ればよいことは明らかである。
第３図は割込レベルが３個ある場合の割込受付時の演算
レジスタ３の内容のメモリへの退避、メモリから回復す
る範囲の例を示すもので、１７は割込レベル１で走行す
るプロクラム（レベル１割込処理ルーチン）が使う演算
レジスタの範囲、１８は割込レベル２で走行するプロク
ラム（１／ベルパ割込処理Ａ−チン）が使う演算レジス
タの用、１９は割込レベル３で走行するプログラム し
″（ル３割込処理ルーチン）が使う演算レジスタの範囲
を示している。
レジスタ３の内容のメモリへの退避、メモリから回復す
る範囲の例を示すもので、１７は割込レベル１で走行す
るプロクラム（レベル１割込処理ルーチン）が使う演算
レジスタの範囲、１８は割込レベル２で走行するプロク
ラム（１／ベルパ割込処理Ａ−チン）が使う演算レジス
タの用、１９は割込レベル３で走行するプログラム し
″（ル３割込処理ルーチン）が使う演算レジスタの範囲
を示している。
第３図において、レベル１割込処理ルーチン実行中にレ
ベル３割込みを受付けた場合は範囲１７乏、甘だ、レベ
ル２割込処理ルーチン実行中にレベル３割込みを受付け
た場合は範囲】８を、それぞｉ１対象にしてレベル３割
ゐ処理ルーチンで退避・回復処理を行なえばよい。
ベル３割込みを受付けた場合は範囲１７乏、甘だ、レベ
ル２割込処理ルーチン実行中にレベル３割込みを受付け
た場合は範囲】８を、それぞｉ１対象にしてレベル３割
ゐ処理ルーチンで退避・回復処理を行なえばよい。
なお、第２図の割込アドレス処理レジスタ１５は、・ヘ
−ド的に予め固５１ しておいてもよいし、命令により
任意の値が設定できるようにしてもよく、一般には割込
み時じ割込要因毎に別々のアドレスが七ノ１されるよう
に構成される。
−ド的に予め固５１ しておいてもよいし、命令により
任意の値が設定できるようにしてもよく、一般には割込
み時じ割込要因毎に別々のアドレスが七ノ１されるよう
に構成される。
１だ、本発明は、割込レベルを有し、くりｉ／し分岐に
よる割込制御を行うすべての情報処理装置あるいはｆ’
ｊ制御装置に適用できることは明らカムである。
よる割込制御を行うすべての情報処理装置あるいはｆ’
ｊ制御装置に適用できることは明らカムである。
（効 果）
り上説明したように、本発明は割込み時、当該割込み発
生時までに受付けていた割込レベルを含めて割込み時の
命令分岐先アドレスを指定できるようにしたことから、
割込み受１」け時の演算レジスタの退近・回復処理を必
要最小限に止めることができ、演算レジスタを割込レベ
ル毎に設けるような経済性を損ねることなく処理性能を
向４−できるという利点がある。
生時までに受付けていた割込レベルを含めて割込み時の
命令分岐先アドレスを指定できるようにしたことから、
割込み受１」け時の演算レジスタの退近・回復処理を必
要最小限に止めることができ、演算レジスタを割込レベ
ル毎に設けるような経済性を損ねることなく処理性能を
向４−できるという利点がある。
第１図は本発明の構成を含む情報処理装置の命令実行部
の一実施例の構成を示すブロック図、第２図は第１図の
割込制御部の詳細を示しだ本発明の一実施例の構成図、
第３図は割込レベルが３個ある場合の割込処理ルーチン
で使用する演初レジスタの使用範囲を示す説明図である
。 １ ・・・・・・・命令実行部、 ２ ・・・・・・・
・命令実行制御部、３ ・・・・・・・演算レジスタ、
４ ・・・・・・・・命令レジスタ、５・・・・・・
・メモリバッファレジスタ、 ６ °、、、、、 命令
アドレスレジスタ、 ７ ・・・・・・・・命令アドレ
ス制御部、 ８・・・・・・・・・割込制御部、 ９
・ ・・・命令アドレスセレクタ、１０ ・・・・・・
・・割込制御回路、Ｊｌ ・・・・・・・ レベル１割
込要求信号、１２・・・・・・・・・ レベル２割込要
求化号、 １３・・・・・・・・・割込優先判定回路、
１４・・・・・・・割込レベル表示レジスタ（ＩＦＲ）
、１５・・・・・・・・割込アドレス保持レジスタ、１
６・・ ・・・割込アドレス作成回路、１７・・・・・
・・・演算レジスタの使用範囲（レベル１）、 １８・
・・・・・ （Ａηレジスタの使用範囲（レベル２）、
！９ ・・・・・演算レジスタの使用範囲（レベル３）
。 岩 上 引 −・＝、、：、ニー、、＝第１図 第２図 （ａ） （ｂ） Ｘ−−−ｍ−／
の一実施例の構成を示すブロック図、第２図は第１図の
割込制御部の詳細を示しだ本発明の一実施例の構成図、
第３図は割込レベルが３個ある場合の割込処理ルーチン
で使用する演初レジスタの使用範囲を示す説明図である
。 １ ・・・・・・・命令実行部、 ２ ・・・・・・・
・命令実行制御部、３ ・・・・・・・演算レジスタ、
４ ・・・・・・・・命令レジスタ、５・・・・・・
・メモリバッファレジスタ、 ６ °、、、、、 命令
アドレスレジスタ、 ７ ・・・・・・・・命令アドレ
ス制御部、 ８・・・・・・・・・割込制御部、 ９
・ ・・・命令アドレスセレクタ、１０ ・・・・・・
・・割込制御回路、Ｊｌ ・・・・・・・ レベル１割
込要求信号、１２・・・・・・・・・ レベル２割込要
求化号、 １３・・・・・・・・・割込優先判定回路、
１４・・・・・・・割込レベル表示レジスタ（ＩＦＲ）
、１５・・・・・・・・割込アドレス保持レジスタ、１
６・・ ・・・割込アドレス作成回路、１７・・・・・
・・・演算レジスタの使用範囲（レベル１）、 １８・
・・・・・ （Ａηレジスタの使用範囲（レベル２）、
！９ ・・・・・演算レジスタの使用範囲（レベル３）
。 岩 上 引 −・＝、、：、ニー、、＝第１図 第２図 （ａ） （ｂ） Ｘ−−−ｍ−／
Claims (1)
- 複数の割込レベルを有し、これら割込レベルのうちどの
割込レベルを受付けてプロクラムを実行しているかを表
示する割込レベル数に応じた割込レベル表示レジスタを
有し、さらに、割込受付時に割込レベルに応じてプログ
ラムの分岐先アドレスを指定できる割込ベクトル分岐回
路を有する情報処理装置において、」二記割込レベルを
保持する割込レベル表示レジスタの内容を分岐先アドレ
スの一部に含めて分岐先アドレスを指定できるようにし
たことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16410483A JPS6057440A (ja) | 1983-09-08 | 1983-09-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16410483A JPS6057440A (ja) | 1983-09-08 | 1983-09-08 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057440A true JPS6057440A (ja) | 1985-04-03 |
| JPH0347536B2 JPH0347536B2 (ja) | 1991-07-19 |
Family
ID=15786830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16410483A Granted JPS6057440A (ja) | 1983-09-08 | 1983-09-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09510826A (ja) * | 1995-01-09 | 1997-10-28 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 回路配置 |
| US6654839B1 (en) | 1999-03-23 | 2003-11-25 | Seiko Epson Corporation | Interrupt controller, asic, and electronic equipment |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128952A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS54152939A (en) * | 1978-05-24 | 1979-12-01 | Fujitsu Ltd | Microprogram interruption control system |
-
1983
- 1983-09-08 JP JP16410483A patent/JPS6057440A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128952A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS54152939A (en) * | 1978-05-24 | 1979-12-01 | Fujitsu Ltd | Microprogram interruption control system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09510826A (ja) * | 1995-01-09 | 1997-10-28 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 回路配置 |
| US6654839B1 (en) | 1999-03-23 | 2003-11-25 | Seiko Epson Corporation | Interrupt controller, asic, and electronic equipment |
| WO2004104828A1 (ja) * | 1999-03-23 | 2004-12-02 | Yoshiaki Hashimoto | 割り込みコントローラ、asic、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347536B2 (ja) | 1991-07-19 |
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