JPS6057596B2 - キ−アサイナ - Google Patents

Description

【発明の詳細な説明】 この発明は有鍵電子楽器に関連し、音階のそれぞれの
楽音を発音させるためのキーの操作に応じて楽器が発音
できる楽音の数よりも相当に少ない数のシンセサイザモ
デユールを選択的に作動させるためのキーアサイナに関
する。

特に、この発明は押鍵状態になつている一つのキーに
対して、２以上のシンセサイザモデユールを捕捉し、該
シンセサイザモデユールの各各に該キーに対応する同一
の楽音を発音させることによつて聴衆に豊かな音量感を
与えるように構成した・電子楽器のキーアサイナを提供
することを目的とする。

第１図はこの発明の対象であるキーアサイナを含む有
鍵電子楽器の主要部の構成を示す。

キーアサイナ１からキー走査信号出力線２を通じて供給
されるキー走査信号を受けて、キー走査回路３は各キー
の押鍵状態若しくは離鍵状態を表わすキー信号をキー信
号入力線４を通じてキーアサイナ１に供給する。キーア
サイナ１は押鍵状態にあるキーを含む各キーの音名を表
わす各キーコード及び該キーコードが記憶されている最
大発音数に等しい数のレジスタの各アドレスをそれぞれ
ディジタル−アナログ変換回路５及びマルチプレクサ６
に対して、順次かつ、周期的に供給する。ディジタル−
アナログ変換回路５は各キーコードをそのコードに対応
するアナログ電圧（以下キー電圧という）に変換してマ
ルチプレクサ６に印加する。該マルチプレクサ６はこの
キー電圧を変換されるべきキーコードが記憶されている
レジスタの各アドレスに対応して分配し、最大発音数に
等しい数のサンプリングホールド回路７ａ乃至７ｂに印
加する。したがつて、サンプリングホールド回路７ａ乃
至７ｈはそれぞれキーアサイナ１内に設けられたレジス
タの最大発音数に等しい数のアドレスのそれぞれに固定
的に対応しており、前記それぞれのアドレスに記憶され
たキーコードに対応するキー電圧を保持する。該キー電
圧はそれぞれのサンプリングホールド回路７ａ乃至７ｈ
に対して固定的に結線されたシンセサイザモデユール８
ａ乃至８ｈのキー電圧端子９ａ乃至９ｈに印加される。
一方、キーアサイナ１内に設けられたレジスタの各アド
レスに記憶された各キーコードをディジタル−アナログ
変換回路５に対して出力する際に、これと同期して各キ
ーコードで表わされるキ．一が押鍵状態であることを示
すステータスがステータス供給線１０を通じてもう一つ
のマルチプレクサ１１に供給される。該マルチプレクサ
１１もマルチプレクサ６と同様に作動して前記レジスタ
のアドレスに固定的に対応するシンセサイザモデーユー
ル８ａ乃至８ｈの制御端子１２ａ乃至１２ｈに対して該
ステータスを分配供給する。したがつて、各シンセサイ
ザモデユール８ａ乃至８ｈの各々に対応する前記レジス
タのアドレスに押鍵状態を示すステータスと該押鍵状態
にあるキーを表・わすキーコードが記憶されると、該ス
テータスとキー電圧が対応するシンセサイザモデユール
に対して同時に供給されて、該モデユールが該押鍵状態
にあるキーに対応する楽音を発音するために、各シンセ
サイザモデユールの出力端子１３ａ乃至１３ｈには押鍵
状態にある各キーに対応する楽音信号が得られる。この
ように、すべてのキーに対応する楽音のうち唯一の楽音
を選択的に発音できるシンセサイザモデユール８がキー
電圧入力端子９に印加される特定のキー電圧に応答して
特定の楽音を発音することを捕捉という。逆に、シンセ
サイザモデユールとして、新たに特定の楽音を発音させ
得る状態にすることを解放という。一旦捕ｌ捉されたシ
ンセサイザモデユールは解放されない限り、新たに特定
の楽音を発音するために捕捉されることはない。さて、
上記のような構成を有する有鍵電子楽器では以下に述べ
る技術的課題が提示される。

それは、キーの押下に対してキーの数、即ち、楽器が発
音できる楽音の数よりも相当に少ない数のシンセサイザ
モデユールをいかなる論理に基づいて捕捉するかという
ことである。従前のこの種のキーアサイナでは押鍵の発
生順に予め定められ”た順序に従つて各シンセサイザモ
デユールを押鍵状態になつた各キーに対応させて一つづ
つ順番に捕捉する論理が採用されていた。しかし、一般
的に、音楽の演奏においては同時．に押鍵状態になるキ
ーの数は限られていて、シンセサイザモデユールの数（
以下最大発音可能数という。

）に等しい数の楽音を同時に発音する確率は相当に小さ
い。そこで押鍵状態になつている数が最大発音可能数よ
りも少ない場合には、発音していないシンセサイザモデ
ユールが存在することとなり、相当に小さい確率で発生
する最大発音可能数の発音を予定して設けられた複数の
シンセサイザモデユールが有効に活用されないという欠
点を伴つていた。更に、上記従前のキーアサイナでは、
押鍵状態になつている一つのキーに対して、該キーに対
応する唯１個のシンセサイザモデユールしか発音できな
いために、楽音が豊かな音量感に欠けるという欠点があ
つた。この発明は、上記それぞれの欠点を除去すべく、
押鍵状態になつているキーの数が最大発音可能数よりも
少ない場合に、該押鍵状態になつているキーのうちの一
つのキーに対して、２以上のシンセサイザモデユールを
捕捉し、該シンセサイザモデユールの各々に該キーに対
応する同一の楽音を発音させるように構成した電子楽器
のキーアサイナを提供する。

第２図は第１図におけるキー走査回路３の構成を示す。

同図において、ＡＯ乃至Ａ７、及び八乃至？はそれぞれ
第１図に示すキー走査信号出力線２及びキー信号入力線
４を構成する信号線であつて、キー走査信号出力線んは
キー回路Ｓ１に含まれるキースイッチＳＣｌ乃至ＳＣｌ
の一端に共通に接続される。該キースイッチの他端は廻
り込み防止用ダイオードＤを通じてそれぞれキー信号入
力線八乃至Ｂ，に接続される。キー走査信号出力線Ａ１
は、同様に、キースイッチ回路Ｓ２に含まれる各キース
イッチの一端に共通に接続され、該キースイッチの他端
はそれぞれキー信号入力線Ｂ。乃至Ｂ７に対して順次並
列に接続される。キー回路Ｓ３乃至Ｓ８についても同様
に結線される。第３図は第２図におけるキー走査信号出
力線ん乃至Ａ７及びキー信号入力線Ｂ。

乃至２に対する信号の割当てを示す。同図において横軸
は時間軸であり、該軸に付した番号はタイムスロットの
番号を示す。いま、例えば、第１オクターブＥ（以下Ｅ
１という）を発音するためのキー（図示せず）を押下す
ると、該キーに連動するキースイッチＳＥｌが閉じる。
一方、キー走査信号出力線Ａ。乃至Ａ７には第３図にお
いてａ乃至ｈに示すようなキー走査信号が印加されてい
るために、キースイッチ回路Ｓ１乃至Ｓ８は順次に時分
割動作してキー信号入力線Ｂ。乃至？に対して信号を与
える機会を得る。そこで、第３図においてａに示すよう
な第１番目のタイムスロットに現われるキー走査信号が
キー走査信号出力線視に供給されると、該信号は閉じて
いるキースイッチＳＥｌを通過してキー信号入力線Ｂ４
に現われる。第３図においてｉはこのようなキー信号が
キー信号入力線Ｂ４における第１番目のタイムスロット
に割当てられることを示している。同様に、Ｇ＃５を発
音するためのキーを押下した場合には第３図においてｊ
に示すようにキー信号入力線ＢＯにおける第８番目のタ
イムスロットにキー信号が割当てられる。第４図Ａはこ
の発明の一実施例であるキーアサイナの構成を示す。同
図において、２１はキー走査信号用デコーダであつて出
力端子はキー走査信号出力線Ａ。乃至Ａ７に接続される
。２２は８ビットのキー信号用入力レジスタであつて、
各段の入力端子はキー信号入力線ＢＯ乃至Ｂ，に接続さ
れる。

２３はプロセッサであつて、共通人出力バスに接続され
たレジスタ相互間における情報転送、及び演算等を含む
情報処理を行う。

２４，２５，２６，２７及び２８はそれぞれ該プロセッ
サの共通人出力バスに接続された第１レジスタ、第２レ
ジスタ、第３レジスタ、第４レジスタ及び出力レジスタ
であつて、該プロセッサによつて該レジスタに記憶され
るべき情報が制御される。

また、同図に示す実施例では第１レジスタ２４、第２レ
ジスタ２５、及び第４レジスタ２７は８ビット（１バイ
トともいう）で構成される１ワード単位でもつて転送・
記憶・及びその他の処理が行われるからワード単位で、
そのワードが記憶されている場所を示すためのアドレス
が定められている。該レジスタの左端に縦方向に配置さ
れた数値はアドレスを、また、上端に横方向に配置され
た数値は各ワードのビット位置を示す。更に、第１レジ
スタ２４及び第２レジスタ２５において、各ワードの各
ビット位置の記憶内容を斜線でもつて区分しているが、
この区分の左上部に記入された記号は各ビット位置に記
憶されるべきキー信号の音名を、また、右下部に記入さ
れた符号は該キー信号に対応するキーの状態を表示する
。

ここでは押鍵状態を論理「１上離鍵状態を論理「０」で
表示する。さて、先ず、第２図及び第３図参照して説明
したように、キー信号入力線八乃至２の各々について第
１番目のタイムスロットに現われた８ビットのキー信号
はキー信号用入力レジスタ２２に一旦記憶され、プロセ
ッサ２３を介して第１レジスタ２４の０番地に記憶され
る。

いま、例えば、Ｅ１の楽音を発音するためのキーが押鍵
状態になつている場合には第４図Ａにおいてａに示すよ
うに０番地の第４ビット位置が論理「１」となる。次に
、前記第１レジスタ２４のＯ番地のワードと第２レジス
タ２５の０番地のワードをプロセッサ２３に転送し、両
者の排他的論理和（イクスクルーシブオアともいう）を
求めて、これを各回のキー走査の直前にクリアされてい
る第３レジスタ２６に記憶させる。続いて、前記第１レ
ジスタの０番地のワードをプロセッサ２３を介して第２
レジスタ２５へ転送し、その０番地のワードと置き換え
て記憶させる。更に続いて、第２番目のタイムスロット
に現われるキー信号を第１レジスタ２４の１番地に記憶
させるためにプロセッサ２３内のアドレスカウンタ（図
示せず）の内容を歩進させて数値「１」にする。この数
値「１」がキー走査信号用デコーダ２１に転送され、該
デコーダがこれを複号し、第３図において、ｂに示すよ
うなタイミングのキー走査信号をキー走査信号出力線Ａ
１に供給する。そこで、第２番目のタイムスロットに現
われる８ビットのキー信号がキー信号用入力レジスタ２
２に記憶され、続いて、プロセッサ２３を介して、今度
は第１レジスタ２４の１番地に記憶される。いま、例え
ば、Ｇ＃１及びＢ１の楽音を発音するためのキーが新し
く押鍵状態になつた場合には第４図Ａにおいてｂ及びｃ
に示す１番地のビット位置に論理「１」が記憶される。
次に、前記同様の操作によつて今度は第１レジスタ２４
の１番地のワードと第２レジスタの１番地のワードの排
他的論理和を求め、これと第３レジスタ２６に記憶され
た第１レジスタ０番地のワードとの論理和を求めて該第
３レジスタに記憶してから、第２レジスタ２５の１番地
のワードを第１レジスタ２４の１番地のワードに置き換
える。上記の処理を８回繰り返して実行することによつ
て、キー走査時点における父個のキーの状態を８ワード
の第１レジスタ２４に記憶させることができ、しかも、
そのアドレスとビット位置は各キーが発音する楽音の音
名に対応して特定することができる。更に、第２レジス
タには、同様に、前回のキー走査時点における各キーの
状態を該キーが発音する楽音の音名に対応して特定され
るアドレスとビット位置に記憶させ、これを次回のキー
走査に備えることができる。例えば、Ｅｌ，Ｇ＃１及び
Ｂ１の楽音を発音するためのキーが継続的に押鍵状態に
なつている場合には、第４図ＡにおいてＤ，ｅ及びｆに
示すように第１レジスタ２４において論理「１」が記憶
さ一れているビット位置に対応する第２レジスタ２５の
ビット位置に論理「１」が記憶される。

また、第１レジスタ２４に記憶された今回のキー走査時
点における各キーの状態が第２レジスタ２５に記憶され
た前回のキー走査時点における各キーの状態に対してい
ずれか一つでも変化した場合には第３レジスタ２６の該
状態変化に係るビット位置に論理「１」が記憶されるが
、この場合、前述のように、Ｅｌ，Ｇ＃１及びＢ１を発
音するためのキーのみが継続的に押鍵状態になつている
ので、第１レジスタ２４及び第２レジスタ２５の対応す
るワードがすべて相等しくなる。したがつて、各対応す
るワードの排他的論理和が「０」となり、結局、第３レ
ジスタ２６の各ビット位置も論理「０」となる。このよ
うにして第３レジスタ２６の記憶内容を判定することに
よつて新たな押鍵状態若しくは離鍵状態の発生を検知す
ることができるのである。いま、第１レジスタ２４及び
第２レジスタ２５のすべてのワードについて比較した結
果、第３レジスタ２６のいずれのビット位置にも論理「
１」が記憶されない場合、即ち、新たな押鍵状態若しく
は新たな離鍵状態が発生していない場合には、後述する
ように第４レジスタ２７のアドレス枠を単位として、出
力レジスタ２８から第１図におけるディジタル−アナロ
グ変換回路５に供給するためのキーコード、及びステー
タス供給線１０を通じてマルチプレクサ１１に供給する
ためのステータスが出力される。

また、プロセッサ２３からは第４レジスタ２７のアドレ
スがマルチプレクサ６及び１１に対して供給される。そ
して、再び前述のような次回のキー走査が行われ、以下
同様に、キー走査及びステータスとキーコードの出力が
繰返し行われる。この実施例では、第４レジスタ２７の
第１ビット位置がステータス、また、第２乃至第７ビッ
ト位置がキーコードの記憶のために割当てられている。

該キーコードは、第１レジスタ２４において０番地に記
憶されるワードの第０ビット位置から７番地に記憶され
るワードの第７ビット位置まで順次に配列された６４の
音名の配列順位を２進数で表示したものである。例えば
、Ｅ１は第１ワードの第４ビット位置であるから「１０
０」、Ｇ＃１は第２ワードの第１ビット位置、即ち第８
ビット位置であるから「１０００」、また、Ｂ１は第１
１ビット位置であるから「１０１Ｕ１で表わされる。

いま、前述のようにＥｌ，Ｇ＃１及びへの楽音を発音す
るためのキーのみが継続的に押鍵状態になつている場合
には、例えば、第４レジスタ２７の０番地にはシンセサ
イザモデユールの発音捕捉状態を示すステータス「１上
Ｅ１の楽音を示すキーコード「１００」、１番地にはス
テータス「１」、Ｇ＃１の楽音を示すキーコード「１０
００』、また、２番地には、ステータス「１上Ｂ１の楽
音を示すキーコード「１０１Ｕが記憶され、しかも、他
の番地では動作開始前にクリアされているために、すべ
てのステータスが論理「０」である。

第４レジスタ２７に記憶されたこのようなステータスと
キーコードはプロセッサ２３を介して０番地から７番地
まで順次に出力レジスタ２８を経由して転送され出力さ
れる。

このとき、プロセッサ２３内に設けられた第４レジスタ
のアドレスカウンタ（図示せず）の内容も付随して出力
される。即ち、出力レジスタ２８に転送されたステータ
スとキーコードが記憶されていた第４レジスタ２７のア
ドレスが２進表示でもつて出力される。この実施例では
、シンセサイザモデユール８の数が８個であるために第
４レジスタ２７も８個のアドレスを使用している。さて
、今度は第４図Ｂを参照しつつ、前述のように、Ｅｌ，
Ｇ＃１及びＢ１の楽音を発音するためのキーのみが押鍵
状態になつているときに、一例として、Ｇ＃１及びＢ１
の楽音を発音するためのキーを離鍵状態に移行させ、更
に、Ｄ１の楽音を発音するためのキーを押鍵状態に移行
させた場合の動作について説明する。

先ず、前述のようなｌ回のキー走査によつて、更新され
た第１レジスタ２４の記憶内容は第４図Ｂにおいてａ乃
至ｄに示すようにＥ１が継続的に押鍵状態であるために
論理「１上Ｇ＃１とＢ１が離鍵状態となるために論理「
０よそしてＤ１が新たに押鍵状態となるために論理「１
」となる。

一．方、第２レジスタ２５には前回の走査時点における
各キーの状態が記憶されており、同図ｅ乃至ｇに示すよ
うにＥｌ，Ｇ＃１及び八が押鍵状態であつたために論理
「１」となつている。いま、第１レジスタ２４のＯ番地
のワードと第２レジスタ２５の０番地のワードとの排他
的論理和を求めると「００１０００００」となり、Ｄ１
を割当てた第２ビット位置に状態変化があつたことが検
知される。これを第３レジスタ２６に転送し同図ｈに示
すように該レジスタの第２ビット位置に論理「１」を記
憶さ−せる。次に、第２レジスタ２５の０番地のワード
を第１レジスタ２４のＯ番地のワードでもつて置き換え
ると、第２レジスタ２５の第１ワードは同図において、
ｄ″に示すように第２ビット位置が論理「１」となる。
以下同様に第１レジスタ２４の１番地のワードと第２レ
ジスタ２５の１番地のワードとの排他的論理和を求める
と「１００１００００」となりＧ＃１及びＢ１を割当て
た第０及び第３ビット位置に状態変化があつたことが検
知される。前記排他的論理和「１００１００００」と第
３レジスタ２６に第１及び第２レジスタ２４，２５の０
番地のワードの処理によつて記憶された「００１０００
００」との論理和を第３レジスタに記憶させると同図Ｈ
，ｌＬ及びｊに示すように第０、第２及び第３ビット位
置が論理「１」となる。続いて、第２レジスタ２５の１
番地のワードを第１レジスタ２４の１番地のワードでも
つて置き換えると、同図においてｆ″及びｌに示すビッ
ト位置が論理「０」となる。このような処理を第１及び
第２レジスタ２４，２５のすべてのアドレスについて順
次に行うことによつて鍵盤を構成するすべてのキーのう
ちいずれか一つ以上に状態変化が発生したことを第３レ
ジスタ２６に記憶された一つ以上の論理「１」の存在に
よつて検知することができる。さて、キーの状態変化を
検知したときには、プロセッサ２３は前述したようなス
テータスとキーコードの出力及びそれに続く次回のキー
走査を行うことなく、以下に第５図を参照しつつ説明す
る第４レジスタに出力繰返し用アドレス枠を設定し、該
枠を押鍵状態になつているキーの数に応じて変更するよ
うにしたアドレス枠変更処理を行う。

同図において、２９及び３０はそれぞれプロセッサ２３
の共通人出力バスに接続された第５及び第６レジスタで
あつて、それぞれ押鍵状態になつているキーの総数及び
第４レジスタの出力繰返し用アドレス枠を構成するアド
レスの数を記憶する。

先ず、動作開始前に、第４レジスタのステータスをすべ
て論理「゛０」に、第５レジスタ２９の内容を数値０に
、また、第６レジスタ３０の内容を数値１に設定する。

第４レジスタ２７のキーコードをクリアする必要性は存
在しないけれども、ここでは説明の便宜上すべてのキー
コードが動作開始前には数値０であつたと仮定する。い
ま、Ｅ１のキーを押鍵状態に移行させると、後述する押
鍵処理が実行されて、第５図Ａにおいてａに示すように
、押鍵状態を示す論理「１」のステータスとＥ１を表わ
すキーコードが第４レジスタ２７の０番地に記憶される
。このとき、先ず、第１レジスタ２４に記憶された押鍵
状態を示す論理「１」の数を計数することによつて押鍵
状態になつているキーの総数を検知し、これを第５レジ
スタに記憶させる。そして、第５図Ａにおいてｂに示す
ように、前回のキー走査において計数された押鍵状態の
数がＯである場合に限つて、同図ｃに示すように、第６
レジスタ３０に数値１と記憶する。したがつて、この場
合の出力繰返し用アドレス枠は０番地であり、該枠を構
成するアドレスの数は１である。次に、同図ｄに示すよ
うに、今回のキー走査における押鍵状態の数としての数
値１を前回のキー走査における押鍵状態の数としての数
値０に代えて記憶させる。

続いて、第５レジスタ２９の内容と第６レジスタ３０の
内容との大小を比較判定する。同図ｄ及びｅに示すよう
に、押鍵状態の数とアドレス枠を構成するアドレスの数
が等しい場合には該枠を構成するアドレスの数、即ち、
第６レジスタ３０の内容をそのまま保持する。次に、前
記の状態に加えて、更にＧ＃１のキーを押鍵状態に移行
させると、Ｅ１及びＧ＃１のキーが押鍵状態になるため
に、同図ｆに示すように今回のキー走査における押鍵状
態の数、即ち、数値２が第５レジスタ２９に記憶される
。

一方、同図ｇに示すように、第６レジスタ３０には前回
の比較処理によつて設定されたアドレス枠を構成するア
ドレスの数が記憶されている。そこで、第５レジスタ２
９及び第６レジスタ３０の内容を比較判定すると、第５
レジスタ２９に記憶された押鍵状態の数の方力吠きいこ
とが検知される。三のような場合には、第６レジスタ３
０の内容をプロセッサ２３に転送し、これに数値２を乗
じた数値を再度該第６レジスタに転送して、該レジスタ
の記憶内容を更新させる。このようにして、同図ｈに示
すように、アドレス枠を構成するアドレスの数を２倍に
増加させて、数値２にすることによつて、該枠内に押鍵
状態になつているすべてのキーに対応するキーコードを
記憶させる。続いて、更に、へのキーを押鍵状態に移行
させた場合には、同図１に示すように押鍵状態の数が数
値３となり、このとき、同図ｈに示すようにアドレス枠
を構成するアドレスの数は数値２であるから同図ｊに示
すように、第６レジスタ３０の内容は数値２となる。

したがつて、第５レジスタ２９及び第６レジスタ３０の
内容を比較した場合、押鍵状態の数を記憶した第５レジ
スタ２９の内容の方が大きいために、同図ｋに示すよう
に、アドレス枠を構成するアドレスの数には更に倍増さ
れて数値４となる。このようにして、該アドレス枠ｋ内
に押鍵状態になつているすべてのキーに対応するキーコ
ードを記憶させることができる。上記のようにアドレス
枠を構成するアドレスの数を倍増させた結果の数値が押
鍵状態の数よりも大きい場合には、同図１に示すように
、アドレス枠内に押鍵状態を示すステータスを記憶して
いないアドレスが存在することになる。続いて、今度は
、Ｇ＃１及びＢ１のキーを離鍵状態に移行させると、Ｅ
１のキーのみが押鍵状態にとどまるために、第５図Ｂに
おいてｍに示すように押鍵状態の数は数値１となり、ア
ドレス枠を構成するアドレスの数は同図ｎに示すように
数値４どなる。

したがつて、アドレス枠は同図０に示すようにそのまま
の大きさにとどまり、該枠内で押鍵状態を示すステータ
スを記憶しているアドレスは同図ｐに示すようにＯ番地
のみとなる。更に、続いて、Ｄ１のキーを押鍵状態に移
行させると、同図ｑに示すように押鍵状態の数は数値２
となり、同図ｒに示すアドレス枠を構成するアドレスの
数よりもやはり小さいために、同図ｓに示すように該枠
は同じ大きさにとどまる。次に、全部のキーを離鍵状態
に移行させると、同図ｔに示すように押鍵状態の数は数
値０となり、同図ｕに示すようなアドレス枠を構成する
アドレスの数よりも小さくなるために該枠はそのまま保
持される。

しかし、この場合のように全部のキーが離鍵状態となつ
た後に限り、次にいずれかのキーが押鍵状態に移行した
とき、同図ｕに示す第６レジスタ３０の内容を数値１に
変更することによつて、同図ｖに示すようにアドレス枠
を構成するアドレスの数を一旦、数値１にした後、再び
押鍵状態になつているキーの総数と該第６レジス”夕の
内容とを比較し、該レジスタの内容が同一若しくはそれ
以上となるまで該レジスタの内容を逐次、２倍に増加さ
せる。このようにして、押鍵状態の数がアドレス枠を構
成するアドレスの数よりも大きいために、該枠内に押鍵
状態のキーに対応するキーコードを収容できないときは
、該枠を構成するアドレスの数を２倍に増加させて、該
キーコードの収容を可能にするとともに、押鍵状態の数
が該枠を構成するアドレスの数よりも小さいために該枠
内の押鍵状態のキーに対応するすべてのキーコードを収
容できるときは、該枠を構成するアドレスの数をそのま
ま保持することができる。

しかも、すべてのキーが離鍵状態になつたときには該枠
を構成するアドレスの数を１にすることができる。次に
、第６図を参照しつつ、第４レジスタ２７において、押
鍵状態になつたキーに対応するキーコードを記憶してい
るアドレスのステータスを離鍵状態を示すステータスに
変更することによつて、該アドレスに対応するシンセサ
イザモデユールを解放するようにした離鍵状態について
説明する。

第４レジスタ２７において、ステータスが論理「１」の
ワード、即ち、押鍵状態にあるキーを示すキーコードを
含むワードをプロセッサ２３に転送し、該キーコードを
第１レジスタ２４のワード及びビット位置に変換する。

このような変換をこの明細書では逆変換と呼ぶ。いま、
例えば、Ｅｌ，Ｇ＃１及びへの楽音を発音するためのキ
ーが継続的に押鍵状態になつていたと仮定すると、前述
のように、動作開始直後の場合には、第４レジスタ２７
の０乃至２番地にそれぞれＥｌ，Ｇ＃１及びＢ１を示す
キーコードと押鍵状態を示すステータスが記憶される。

続いて、２及びＧ＃１のキーを新たに離鍵状態に移行さ
せるとともにＤ１のキーを新たに押鍵状態に移行させた
場合の動作を説明する。先ず、第６図において、ａに示
すような第４レジスタ２７のＯ番地のワードをプロセッ
サ２３を通じて逆変換すると、同図においてｂに示すよ
うな第１レジスタ２４におけるＯ番地のワードの第４番
目のビット位置との対応を求めることができる。

そこで、該第１レジスタにおけるこのビット位置が同図
ｂに示すように論理「１」である場合には、これを消去
して同図においてｂ″に示すように該ビット位置に論理
「０」を記憶させる。次に、第４レジスタ２７の１番地
のワードを逆変換して第１レジスタ２４の１番地のワー
ドの第０ビット位置との対応を求めると、新しいキー操
作の結果、Ｇ＃１の楽音を発音するためのキーは離鍵状
態となつているために第６図においてｃに示すように、
該ビット位置には論理「０」が記憶されている。このよ
うな場合にはプロセッサ２３を介して第６図においてｄ
に示すように該ビット位置に対応するキーコードを含む
第４レジスタ２７の１番地のワード中の押鍵状態を示す
ステータスを消去して、代りに離鍵状態を示すステータ
ス、即ち論理「０」に記憶させる。同様に、第４レジス
タ２７の２番地のキーコードを逆変換すると、同図ｅに
示すように第１レジスタ２４の対応するビット位置が論
理「Ｏ］であるために、同図ｆに示すように第４レジス
タ２７の２番地のステータスを論理「０」とする。この
ような処理を第４レジスタ２７において第５図を参照し
て説明した出力繰返し用アドレス枠内のアドレスに記憶
されたステータスが論理「１」であるすべてのワードに
ついて実行すると、第１レジスタ２４において、継続的
に押鍵状態となつているキーに対応するビット位置に論
理「０」が記憶され、かつ、第４レジスタ２７において
押鍵状態から離鍵状態に変化したキーの状態を示すステ
ータスとして論理「０」が記憶されるために、結局同図
ｇに示すように新たに押鍵状態となつたキーに対応する
第１レジスタ２４のビット位置に記憶された論理「１」
のみが同図１に示すように上記処理後の第１レジスタ２
４に残留する。したがつて、上記のような処理の後、第
１レジスタ２４における論理「１」の残留によつて新た
な押鍵状態の発生を検・知することができるとともに、
新たに離鍵状態となつたキーについての第４レジスタの
ステータスを論理「０」にすることによつてシンセサイ
ザモデユールを解放することができる。このとき、ステ
ータスが論理「０」になつても同一ワード内の・キーコ
ードは、再度このワードが記憶されているアドレスに対
応するシンセサイザモデユールを捕捉すべく別異のキー
コード及び押鍵状態を示すステータスが同一アドレスに
記憶されるまで残留する。） 次に、第７図を参照しつ
つ押鍵状態になつたキーに対応するキーコードと該キー
が押鍵状態であることを示すステータスを第４レジスタ
２７において、第５図を参照して説明した出力繰返し用
アドレス枠内のアドレスのうち離鍵状態を示すステータ
スを記憶しているアドレスに対して該アドレスの順序に
従つて割当てるようにした押鍵処理について説明する。

先ず、第１レジスタ２４の０番地のワードをプロセッサ
２３に転送し論理「１」のビット位置を探す。第７図に
おいてａに示すような第２ビット位置の論理「１」を検
知して、これを該ビット位置の音名上の配列順位、即ち
、キーコードに変換する。Ｄ１を示すキーコードは第２
ビット位置に記憶されているから「００００１０」であ
る。キーコードへの変換を終了した後、今度は、第４レ
ジスタ２７のＯ番地のワードをプロセッサ２３に転送し
て、そのステータスを判定する。第７図においてｂに示
すようにステータスが論理「１」である場合には該アド
レスの記憶をそのまま保持して次のアドレス即ち、１番
地のワードを同様に判定し同図ｃに示すようにそのステ
ータスが論理「０」である場合には同図ｄに示すように
、該アドレスに前記Ｄ１のキーコード及び押鍵状態を示
す論理「１」のステータスを記憶させる。以下同様に第
１レジスタ２４の各ワードをアドレスの順序に従つてプ
ロセッサ２３に転送し、新たな押鍵状態を示す論理「１
」を検知してこれを該論理「１」が記憶されていたビッ
ト位置に基づいて対応するキーコードに変換し、更に、
該キーコードへの変換が行われる度に、第４レジスタ２
１における出力繰返し用アドレス枠内のアドレスについ
て、該アドレスの順序に従つて、該アドレスに記憶され
ているワードをプロセッサ２３に読み出し、そのステー
タスが論理「０」であるワーードのうち最も早く読み出
されたワードが記憶されていたアドレスに対して前記キ
ーコードと論理「１」のステータスを記憶させる。

前記処理を繰返し実行した結果、第１レジスタ２４に残
留するすべての論理「１」について前記！処理が実行さ
れたとき、若しくは、出力繰返し用アドレス枠内のアド
レスに記憶されたすべてのステータスが論理「１」にな
つたとき押鍵処理は終了する。

続いて、第８図を参照しつつ第４レジスタ２７に記憶さ
れたキーコード及びステータスを出力レジスタ２８を通
じて出力する処理について説明する。

第８図Ａは第５図Ａにおいてａに示すようにアドレス枠
を構成するアドレスの数が１である場合の第４レジスタ
２７及び出力レジスタ２８のビット配置を示す。

同図における第４レジスタ２７のうち点線で表示されて
いる部分はアドレス枠外のアドレスであり、実際には、
出力処理に関与しないのであるが、後述するように、あ
たかも同図中、点線で表示されている部分が同図に示す
ようなビット配置になつている第４レジスタ２７をアド
レス順に出力したかのように作用するのであ・る。また
、８個の出力レジスタ２８が図示されているのは時間の
経過に伴つて順次に出力される該出力レジスタの内容の
時間変化を意味する。更に、第４レジスタ２７の左側に
配置されたＡ及びＢはプロセッサ２３内に設けられたア
ドレスカウンタＡ及びＢの内容を示す。先ず、動作開始
前にプロセッサ２３内に設けられたアドレス枠内のアド
レスについての歩進を計数するためのアドレスカウンタ
Ａ及び同図において点線で表示されている部分を含めて
該レジスタのすべてのアドレスについての歩進を計数す
るためのアドレスカウンタＢをクリアする。

次に、第４レジスタ２７の０番地のワードをプロセッサ
２３を通じて出力レジスタ２８に転送するとともに、ア
ドレスカウンタＡ及びＢを共に歩進させて数値１にする
。

続いて、アドレスカウンタＡの内容をアドレス枠を構成
するアドレスの数ど比較判定し、両者が等しくなるまで
該第４レジスタの内容をそのアドレスの順序に従つて順
次出力しつつアドレスカウンタＡ及びＢを歩進させる。
同図ａに示すようにアドレス枠を構成するアドレスの数
が１である場合には、同図ｂに示すように、０番地のワ
ードを出力すると、アドレスカウンタＡ及びＢが数値１
となり、アドレスカウンタＡの内容がアドレス枠を構成
するアドレスの数に等しくなるから、これを判定して、
アドレスカウンタＡをリセットするとともに、同図ｃに
示すように、再度、第４レジスタの０番地のワードを出
力する。このとき、アドレスカウンタＡが再度歩進して
数値１になるとともにアドレスカウンタＢは累積歩進数
である数値２となる。以下同様の処理を繰返し実行し、
アドレスカウンタＢの内容が最大発音可能数になつたと
き、出力処理を停止し、次回のキー走査を実行する。ま
た、該キー走査の結果、新たに押鍵状態若しくは離鍵状
態に移行したキーがない場合には前記アドレス枠変更処
理、離鍵処理及び押鍵処理を行うことなく直ちに上記出
力処理を実行する。第８図Ｂは第５図Ａにおいてｈに示
すようにアドレス枠を構成するアドレスの数が２である
場合の第４レジスタ２７及び出力レジスタ２８のビット
配置を示す。

同図においてｄに示すようにアドレス枠を構成するアド
レスの数が２であるため、アドレスカウンタＡの内容が
数値２に達すると直ちにリセットされる。したがつて、
アドレスカウンタＢの内容が数値７に達するまで、第４
レジスタ２７のＯ番地及び１番地に記憶されているキー
コード及びステータスが順次、かつ、繰返して出力レジ
スタ２８に転送される。第８図Ｃは第５図Ａにおいてｋ
に示すように、アドレス枠を構成するアドレスの数が４
である場合の第４レジスタ２７及び出力レジスタ２８の
ビット配置を示す。同図ｅに示すようにアドレス枠を構
成するアドレスの数が４であるためにアドレスカウンタ
Ａは数値４に達すると直ちにリセットされる。したがつ
て第４レジスタの０番地乃至３番地のワードが繰返して
２回だけ出力レジスタ２８に転送されるとアドレスカウ
ンタＢの内容が数値７となり出力処理は終了する。この
ように、アドレス枠を構成するアドレスの数よりも押鍵
状態の数が小さい場合には、同図ｆに示すように論理「
０」のステータス及び過去において記憶されたキーコー
ドが同図ｇに示すように出力レジスタ２８に転送され、
出力される。このようにして、第４レジスタに設定され
た出力繰返し用アドレス枠内のアドレスについて順次に
出力しつつ、総計のアドレスの数が最大発音可能数に達
するまで該枠内のアドレスについての出力を繰返すこと
によつて第８図において点線で示すようなビ゜ツト配置
の第４レジスタ２７をアドレスの順序に従つて０番地か
ら７番地まで順序に出力した場合と同等の出力を得るこ
とができる。

以上の説明の理解を助けるために各処理手段の相互関係
を第１表に示す。また、動作例で説明した場合における
各シンセサィザモデユールの発音状態を第９図に示す。

同図において、モデユールＮＯは各シンセサイザモデユ
ールが固定的に対応する第４レジスタのアドレスを示し
、図中、斜線をほどこした部分はそれぞれのシンセサイ
ザモデユールが発音状態であることを表示する。横軸は
時間軸である。なお、この発明の一実施例では、プロセ
ッサを使用しているが、このようなプロセッサを用いて
行う情報処理、例えば、転送、排他的論理和、若しくは
論理和の算出、加算乗算及び番地修飾等はいずれもアン
ド回路、オア回路、フリップフロップ、シフトレジスタ
等の論理回路の公知の組み合せによつて具現できること
は自明であるから、これらの論理回路を用いてこの発明
を実施することは容易である。

また、この発明の一実施例では出力繰返し用アドレス枠
を増大させる場合には常に倍増させるようにしているが
各種の関数に従つて増大させることは容易である。

特に、該アドレス枠を構成するアドレスの数が常に押鍵
状態の数に等しくなるように増大させることも容易であ
る。以上のように、この発明は第４レジスタ２７に設定
された出力繰返し用アドレス枠を押鍵状態になつている
キーの数に応じて増加若しくは減少させるとともに、該
枠を構成するアドレスについてのみ離鍵処理及び押鍵処
理を実行させるようにし、かつ、該枠を構成するアドレ
スについて繰返し出力しつつ、第４レジスタ２７のすべ
てのアドレスに対応するシンセサイザモデユールに対し
て該枠を構成するアドレスに記憶されたワードを順次に
割当てることによつて、押鍵状態になつているキーの数
が最大発音可能数よりも少ない場合に、該押鍵状態にな
つているキーのうちの一つのキーに対して、２以上のシ
ンセサイザモデユールを捕捉し、該シンセサイ枦モデユ
ールの各々に該キーに対応する楽音と同一の楽音を発音
させるように構成した電子楽器のキーアサイナを提供す
る。この発明によれば、相当に小さい確率で発生が予想
される最大発音可能数の発音を予定して、該可能数に等
しい数だけ装備されたシンセサイザモデユールを有効に
活用して、２以上のシンセサイザモデユールに押鍵状態
になつている一つのキー”に対応する楽音を同時に発音
させることができるために、豊かな音量感が得られる。
更に、この発明の一実施例では、出力繰返し用アドレス
枠を構成するアドレスの数よりも押鍵状態になつている
キーの数が大きい場合に限つて該枠を構成するアドレス
の数を倍増させて、８個のアドレス、即ち、２の倍数に
等しい数のアドレスを余すところなく該枠内に収容し得
るようにしているために、該枠を増大させる処理が簡単
である。

加えて、押鍵状態になつているキーの数が該枠を構成す
るアドレスの数よりも小さい場合には該枠をそのまま保
持するようにしているために、押鍵状態になつているキ
ーが離鍵状態に移行した結果、捕捉できるシンセサイザ
モデユールの数に余裕を生じた場合でも、押鍵状態にな
つている特定のキーに対応する楽音と同一の楽音を発音
すべきシンセサイザモデユールの数を途中から増加させ
ることがない。したがつて、同一の楽音を発音すべきシ
ンセサイザモデユールの発音開始時点の差異に伴う不自
然な音響効果の発生を防止することができる。

特に、電子ピアノのように、発音開始時点からの時間の
経過に伴つてエンベロープが変化する場合には上記の弊
害は甚大であるから、これを防止する実益は大きい。

【図面の簡単な説明】

第１図はこの発明の対象であるキーアサイナを含む有鍵
電子楽器の主要部の構成を示す。 同図において、１・・・・・・キーアサイナ、３・・・
・・・キー走査回路、５・・ディジタル−アナログ変換
回路、６，１１・・・・・マルチプレクサ、７・・・・
・・サンプリングホールド回路、８・・・・・・シンセ
サィザモデュール第２図は第１図におけるキー走査回路
３の構成を示す。 同図において、視〜Ａ，・・・・・・キー走査信号出力
線、ＢＯ〜２・・・・キー信号入力線、Ｓ１〜Ｓ８・・
・・・・キースイッチ回路第３図は第２図におけるキー
走査信号出力線ん〜Ａ７及びキー信号入力線ＢＯ〜Ｂ７
に対する信号の割当てを示す。 第４図乃至第８図はこの発明に係るキーアサイナの一実
施例の構成を示す。同図において、２１・・・・・・キ
ー走査信号用デコーダ、２２・・・・・・キー信号用入
力レジスタ、２３・・・・・・プロセッサ、２４・・・
・・・第１レジスタ、２５・・・・・・第２レジスタ、
２６・・・・・・第３レジスタ、２７・・・・・・第４
レジスタ、２８・・・・・・出力レジスタ、２９・・・
・・・第５レジスタ、３０・・・・・・第６レジスタ第
９図は各シンセサイザモデユールの発音状態を示す。

Claims (1)

1. 【特許請求の範囲】 １ 音階のそれぞれの楽音を発音させるためのキーを繰
   返し、間歇的に走査して、任意のキーの押鍵状態若しく
   は離鍵状態を検知することによつて該キーの操作に応じ
   て楽器が発音できる楽音の数よりも相当に少ない数のシ
   ンセサイザモデユールを選択的に作動させるためのキー
   アサイナにおいて、少なくても各キーの押鍵状態若しく
   は離鍵状態を記憶するための第１レジスタ、及び前記複
   数のシンセサイザモデユールの各々に対する捕捉状態を
   示すステータスと該モデユールが発音すべき楽音に対応
   するキーコードを記憶し、これを周期的に出力するため
   の第４レジスタを設け、かつ、第１レジスタの記憶内容
   の変化を検出することによつて新たな押鍵状態若しくは
   離鍵状態の発生を検知する手段、第１レジスタに記憶さ
   れた押鍵状態の数を計数することによつて、押鍵状態に
   なつているキーの総数を検知する手段、第４レジスタに
   出力繰返し用アドレス枠を設定し、該枠を構成するアド
   レスの数を該押鍵状態になつているキーの数に応じて変
   更するようにしたアドレス枠変更手段、及び第４レジス
   タにおける該枠を構成するアドレスについて該レジスタ
   に記憶された内容を繰返し出力しつつ該レジスタのアド
   レスカウンタを累積歩進させることによつて、該枠を構
   成するアドレス以外の各アドレスに対応する各シンセサ
   イザモデユールに対して該枠を構成するアドレスのうち
   該シンセサイザモデユールのそれぞれのアドレスが対応
   する該枠内のアドレスに記憶されているキーコードと同
   一のキーコードを割当てる手段を有することを特徴とす
   る電子楽器のキーアサイナ。 ２ 第１レジスタに記憶された押鍵状態の数が０のとき
   、第４レジスタに設定された出力繰返し用アドレス枠を
   構成するアドレスの数を１にする手段、及び該枠を構成
   するアドレスの数と押鍵状態になつているキーの総数と
   を比較した結果、該枠を構成するアドレスの数が該押鍵
   状態になつているキーの総数よりも小さいとき、該枠を
   構成するアドレスの数を２倍に増加させる手段を有する
   特許請求の範囲１記載のキーアサイナ。