JPS6237789B2

JPS6237789B2 -

Info

Publication number: JPS6237789B2
Application number: JP53104423A
Authority: JP
Inventors: Tadao Sakai
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1978-08-29
Filing date: 1978-08-29
Publication date: 1987-08-14
Also published as: JPS5532033A

Description

【発明の詳細な説明】この発明は有鍵電子楽器に関連し、音階のそれ
ぞれの楽音を発生させるためのキーの操作に応じ
て楽器が発音できる楽音の数よりも相当に少ない
数のシンセサイザモデユールを選択的に作動させ
るためのキーアサイナに関する。

特に、この発明はピアノにおけるラウドペダル
の如きペダル（以下ペダルという）が踏まれてい
る状態にあるときに、押鍵状態にあつたキーを離
鍵状態に移行させた場合、該離鍵状態に移行させ
たキーに対応する特定の楽音を発音していたシン
セサイザモデユールに対してその楽音を継続して
発音させるとともに、新たに押鍵状態になつた同
一若しくは別異のキーに対応する楽音を発音させ
るために必要な場合には、該離鍵状態に移行させ
たキーに対応する特定の楽音を発音していたシン
セサイザモデユールに対して、その楽音を停止さ
せ、即座に該新たに押鍵状態になつた同一若しく
は別異のキーに対応する楽音を発生させることが
できるように構成して、楽器が発音できる楽音の
数よりも相当に少ない数のシンセサイザモデユー
ルを音楽の演奏に対して一層有効に利用するよう
にし、さらに、その際、楽音を発音しているシン
セサイザモデユールに対してその発音を停止さ
せ、同一又は別異の楽音を即座に発音させる上述
の場合であつても、前後の楽音を区切つて発音で
きるようにした電子楽器のキーアサイナを提供す
る。

先ず、第１図を参照しつつ、この発明の対象で
あるキーアサイナを含む有鍵電子楽器の主要部の
構成及び動作について説明する。

キーアサイナ１からキー走査信号出力線２を通
じて供給されるキー走査信号を受けて、キー走査
回路３は各キーの押鍵状態若しくは離鍵状態を表
わすキー信号をキー信号入力線４を通じてキーア
サイナ１に供給する。キーアサイナ１は押鍵状態
にあるキーを含む各キーの音名を表わす各キーコ
ード及び該キーコードが記憶されている最大発音
数に等しい数のレジスタの各アドレスをそれぞれ
デイジタル−アナログ変換回路５及びマルチプレ
クサ６に対して、順次かつ、周期的に供給する。
デイジタル−アナログ変換回路５は各キーコード
をそのコードに対応するアナログ電圧（以下キー
電圧という）に変換してマルチプレクサ６に印加
する。該マルチプレクサ６はこのキー電圧を変換
されるべきキーコードが記憶されているレジスタ
の各アドレスに対応して分配し、最大発音数に等
しい数のサンプリングホールド回路７ａ乃至７ｈ
に印加する。したがつて、サンプリングホールド
回路７ａ乃至７ｈはそれぞれキーアサイナ１内に
設けられたレジスタの最大発音数に等しい数のア
ドレスのそれぞれに固定的に対応しており、前記
それぞれのアドレスに記憶されたキーコードに対
応するキー電圧を保持する。該キー電圧はそれぞ
れのサンプリングホールド回路７ａ乃至７ｈに対
して固定的に結線されたシンセサイザモデユール
８ａ乃至８ｈのキー電圧端子９ａ乃至９ｈに印加
される。

一方、キーアサイナ１内に設けられたレジスタ
の各アドレスに記憶された各キーコードをデイジ
タル−アナログ変換回路５に対して出力する際
に、これと同期して各キーコードで表わされるキ
ーが押鍵状態であることを示すステータスがステ
ータス供給線１０を通じてもう一つのマルチプレ
クサ１１に供給される。該マルチプレクサ１１も
マルチプレクサ６と同様に作動して前記レジスタ
のアドレスに固定的に対応するシンセサイザモデ
ユール８ａ乃至８ｈの制御端子１２ａ乃至１２ｈ
に対して該ステータスを分配供給する。したがつ
て、各シンセサイザモデユール８ａ乃至８ｈの
各々に対応する前記レジスタのアドレスに押鍵状
態を示すステータスと該押鍵状態にあるキーを表
わすキーコードが記憶されると、該ステータスと
キー電圧が対応するシンセサイザモデユールに対
して同時に供給されて、該モデユールが該押鍵状
態にあるキーに対応する楽音を発音するために、
各シンセサイザモデユールの出力端子１３ａ乃至
１３ｈには押鍵状態にある各キーに対応する楽音
信号が得られる。このように、すべてのキーに対
応する楽音のうち唯一の楽音を選択的に発音でき
るシンセサイザモデユール８がキー電圧入力端子
９に印加される特定のキー電圧に応答して特定の
楽音を発音することを捕捉という。逆に、シンセ
サイザモデユールをして、新たに特定の楽音を発
音させ得る状態にすることを解放という。一旦捕
捉されたシンセサイザモデユールは解放されない
限り、新たに特定の楽音を発音するために捕捉さ
れることはない。

さて、上記のような構成を有する有鍵電子楽器
では、楽器が発音できる楽音の数よりも相当に少
ない数のシンセサイザモデユールを捕捉して押鍵
状態になつたキーに対応する特定の楽音を発音さ
せるのであるから、該捕捉を音楽の演奏上有効に
行うためには捕捉の順序を定める論理が課題とな
る。

即ち、押鍵状態に移行した２以上のキーに対し
て、いかなる順序に従つてどのシンセサイザモデ
ユールを捕捉させるかという課題である。

特に、ペダルの状態を上記の捕捉順序にどのよ
うに関連させるかということは楽器の演奏上の操
作性に対して重大な影響を与えるものである。

一般に楽音はキーが離鍵状態になると突如とし
て消滅するものではなく、その楽音特有のレリー
ズタイムの経過に伴つて徐々に減衰する。特に、
ペダルを踏んでいる場合には相当に大きなレリー
ズタイムが経過するまで楽音が持続するものであ
る。しかし、あまりにも長時間にわたつて特定の
楽音を発音させるために特定のシンセサイザモデ
ユールを捕捉状態にとどめておくことは選択でき
るシンセサイザモデユールの数を制限することに
なり、結局、新たに押鍵状態に移行するキーに対
応する楽音を発音させるためにシンセサイザモデ
ユールを捕捉できない確率が増大するから、不都
合である。そこで、ペダルが踏まれている状態に
あるときに、押鍵状態にあつたキーを離鍵状態に
移行させた場合、該離鍵状態に移行させたキーに
対応する特定の楽音を発音していたシンセサイザ
モデユールに対してその楽音を継続して発音させ
るとともに、該モデユール以外のモデユールがす
べて発音しているために、新たに押鍵状態になつ
た同一若しくは別異のキーに対応する楽音を発音
させるべきモデユールが存在しない場合に限つ
て、該離鍵状態に移行させたキーに対応する特定
の楽音を発音していたシンセサイザモデユールに
対してその楽音を停止させ、即座に該新たに押鍵
状態になつた同一若しくは別異のキーに対する楽
音を発音させることが要請される。

従前のこの種のキーアサイナではキーの状態を
示すステータスが１ビツトで構成されており、キ
ーの押鍵状態に対して論理「１」を、また、キー
の離鍵状態に対して論理「０」を割当てていたに
過ぎないから、シンセサイザモデユールが捕捉状
態にあることは一義的に、特定の楽音を発音して
いることと、解放されるまでは別異の楽音を発音
するために捕捉できないということを意味してい
た。

したがつて、前記ペダルが踏まれている状態に
あるときにキーを離鍵状態に移行させた場合のよ
うに、シンセサイザモデユールが発音中であるに
もかかわらず、新たに押鍵状態に移行したキーに
対応する楽音を発音すべく捕捉され得るという論
理状態が存在していなかつたために、従前のキー
アサイナは前記の要請に応えることができなかつ
た。

そこで、この発明は前記の要請に応えるべく、
シンセサイザモデユールが発音状態にあるか否か
を示す１ビツトの主ステータスと該モデユールが
捕捉状態にあるか否かを示す１ビツトの副ステー
タスから成る２ビツトでもつて構成されたステー
タスを設けて、キーが継続的に押鍵状態になつて
いて、発音している状態に対しては論理「11」を
割当てるが、一方、ペダルが踏まれていない状態
であつて、かつ、キーが離鍵している状態に対し
て論理「00」を、また、ペダルが踏まれている状
態であつて、かつ、キーが離鍵している状態に対
して論理「10」をそれぞれ割当てるようにし、さ
らに、新たに検出された押鍵状態に対して論理
「01」を割当てて、キーが新たに押鍵状態になる
たびに、この論理「01」のステータスを一旦出力
させ、しかる後、該ステータスを論理「11」に変
換するようにしたキーアサイナを提供する。

第２図は第１図におけるキー走査回路３の構成
を示す。同図おいて、A₀乃至A₇、及びB₀乃至B₇
はそれぞれ第１図に示すキー走査信号出力線２及
びキー信号入力線４を構成する信号線であつて、
キー走査信号出力線A₀はキー回路S₁に含まれる
キースイツチＳ_c1乃至Ｓ_G1の一端に共通に接続さ
れる。該キースイツチの他端は廻り込み防止用ダ
イオードＤを通じてそれぞれキー信号入力線B₀
乃至B₇に接続される。キー走査信号出力線A₁
は、同様に、キースイツチ回路S₂に含まれる各キ
ースイツチの一端に共通に接続され、該キースイ
ツチの他端はそれぞれキー信号入力線B₀乃至B₇
に対して順次並列に接続される。キー回路S₃乃至
S₈についても同様に結線される。

第３図は第２図におけるキー走査信号出力線
A₀乃至A₇及びキー信号入力線B₀乃至B₇に対する
信号の割当てを示す。同図において横軸は時間軸
であり、該軸に付した番号はタイムスロツトの番
号を示す。いま、例えば、第１オクターブＥ（以
下E₁という）を発音するためのキー（図示せ
ず）を押下すると、該キーに連動するキースイツ
チＳ_E1が閉じる。一方、キー走査信号出力線A₀
乃至A₇には第３図においてａ乃至ｈに示すよう
なキー走査信号が印加されているためにキースイ
ツチ回路S₁乃至S₈は順に時分割動作してキー信号
入力線B₀乃至B₇に対して信号を与える機会を得
る。そこで、第３図においてａに示すような第１
番号のタイムスロツトに現われるキー走査信号が
キー走査信号出力線A₀に供給されると、該信号
は閉じているキースイツチＳ_E1を通過してキー信
号入力線B₄に現われる。第３図においてｉはこ
のようなキー信号がキー信号入力線B₄における
第１番目のタイムスロツトルに割当てられること
を示している。同様に、Ｇ#_５を発音するための
キーを押下した場合には第３図においてｊに示す
ようにキー信号入力線B₀における第８番目のタ
イムスロツトにキー信号が割当てられる。

第４図Ａはこの発明の一実施例であるキーアサ
イナの全体的構成を示す。同図において、２１は
キー走査信号用デコーダであつて出力端子はキー
走査信号出力線A₀乃至A₇に接続される。２２は
８ビツトのキー信号用入力レジスタであつて、各
段の入力端子はキー信号入力線B₀乃至B₇に接続
される。２３はプロセツサであつて、共通入出力
バスに接続されたレジスタ相互間における情報転
送、及び演算等を含む情報処理を行う。２４，２
５，２６，２７及び２８はそれぞれ該プロセツサ
の共通入出力バスに接続された第１レジスタ、第
２レジスタ、第３レジスタ、第４レジスタ及び出
力レジスタであつて、該プロセツサによつて該レ
ジスタに記憶されるべき情報が制御される。ま
た、同図に示す実施例では第１レジスタ２４、第
２レジスタ２５、及び第４レジスタ２７は８ビツ
ト（１バイトともいう）で構成される１ワード単
位でもつて転送・記憶・及びその他の処理が行わ
れるからワード単位で、そのワードが記憶されて
いる場所を示すためのアドレスが定められてい
る。該レジスタの左端に縦方向に配置された数値
はアドレスを、また、上端に横方向に配置された
数値は各ワードのビツト位置を示す。

更に、第１レジスタ２４及び第２レジスタ２５
において、各ワードの各ビツト位置の記憶内容を
斜線でもつて区分しているが、この区分の左上部
に記入された記号は各ビツト位置に記憶されるべ
きキー信号の音名を、また、右下部に記入された
符号は該キー信号に対応するキーの状態を表示す
る。ここでは押鍵状態を論理「１」、離鍵状態を
論理「０」で表示する。

さて、先ず、第２図及び第３図を参照して説明
したように、キー信号入力線B₀乃至B₇の各々に
ついて第１番目のタイムスロツトに現われた８ビ
ツトのキー信号はキー信号用入力レジスタ２２に
一旦記憶され、プロセツサ２３を介して第１レジ
スタ２４の０番地に記憶される。いま、例えば、
E₁の楽音を発音するためのキーが押鍵状態にな
つている場合には第４図Ａにおいてａに示すよう
に０番地の第４ビツト位置が論理「１」となる。
次に、前記第１レジスタ２４の０番地のワードと
第２レジスタ２５の０番地のワードをプロセツサ
２３に転送し、両者の排他的論理和（イクスクル
ーシブオアともいう）を求めて、これを第３レジ
スタ２６に記憶させる。該第３レジスタ２６は各
回のキー走査の直前にクリヤされている。続い
て、前記第１レジスタの０番地のワードをプロセ
ツサ２を介して第２レジスタ２５へ転送し、その
０番地のワードと置き換えて記憶させる。更に、
続いて、第２番目のタイムスロツトに現われるキ
ー信号を第１レジスタ２４の１番地に記憶させる
ためにプロセツサ２３内のアドレスカウンタ（図
示せず）の内容を歩進させて数値「１」にする。
この数値「１」がキー走査信号用デコーダ２１に
転送され、該デコーダがこれを復号し、第３図に
おいて、ｂに示すようなタイミングのキー走査信
号をキー走査信号出力線A₁に供給する。そこ
で、第２番目のタイムスロツトルに現われる８ビ
ツトのキー信号がキー信号用入力レジスタ２２に
記憶され、続いて、プロセツサ２３を介して、今
度は第１レジスタ２４の１番地に記憶される。い
ま、例えば、Ｇ#_１及びB₁の楽音を発音するた
めのキーが新しく押鍵状態になつた場合には第４
図Ａにおいてｂ及びｃに示す１番地のビツト位置
に論理「１」が記憶される。次に、前記同様の操
作によつて今度は第１レジスタ２４の１番地のワ
ードと第２レジスタの１番地のワードの排他的論
理和を求め、これと第３レジスタ２６に記憶され
た該０番地にかかるワードとの論理和を求めて該
第３レジスタに記憶してから、第２レジスタ２５
の１番地のワードを第１レジスタ２４の１番地の
ワードに置き換える。

上記の処理を８回繰り返して実行することによ
つて、キー走査時点における64個のキーの状態を
８ワードの第１レジスタ２４に記憶させることが
でき、しかも、そのアドレスとビツト位置は各キ
ーが発音する楽音の音名に対応して特定すること
ができる。

更に、第２レジスタには、同様に、前回のキー
走査時点における各キーの状態を該キーが発音す
る楽音の音名に対応して特定されるアドレスとビ
ツト位置に記憶させ、これを次回のキー走査に備
えることができる。

例えば、E₁、Ｇ#_１及びB₁の楽音を発音する
ためのキーが継続的に押鍵状態になつている場合
には、第４図Ａにおいてｄ，ｅ及びｆに示すよう
に第１レジスタ２４において論理「１」が記憶さ
れているビツト位置に対応する第２レジスタ２５
のビツト位置に論理「１」が記憶される。また、
第１レジスタ２４に記憶された今回のキー走査時
点における各キーの状態が第２レジスタ２５に記
憶された前回のキー走査時点における各キーの状
態に対していずれか一つでも変化した場合には第
３レジスタ２６の該状態変化に係るビツト位置に
論理「１」が記憶されるが、前述のように、
E₁、Ｇ#_１及びB₁を発音するためのキーのみが
継続的に押鍵状態になつているので、第１レジス
タ２４及び第２レジスタ２５の対応するワードが
すべて相等しくなる。したがつて、各対応するワ
ードの排他的論理和が「０」となり、結局、第３
レジスタ２６の各ビツト位置も論理「０」とな
る。このようにして第３レジスタ２６の記憶内容
を判定することによつて新たな押鍵状態若しくは
離鍵状態の発生を検知することができるのであ
る。

いま、第１レジスタ２４及び第２レジスタ２５
のすべてのワードについて比較した結果、第３レ
ジスタ２６のいずれのビツト位置にも論理「１」
が記憶されない場合、即ち、新たな押鍵状態若し
くは新たな離鍵状態が発生していない場合には、
出力レジスタ２８から第１図におけるデイジタル
−アナログ変換回路５に供給するためのキーコー
ド、及びステータス供給線１０を通じてマルチプ
レクサ１１に供給するためのステータスが出力さ
れる。また、プロセツサ２３からは第４レジスタ
２７のアドレスがマルチプレクサ６及び１１に対
して供給される。続いて、再び前述のような次回
のキー走査が行われ、以下同様に、キー走査及び
ステータスとキーコードの出力が繰返し行われ
る。

この実施例では第４図レジスタ２７の第０ビツ
ト位置はシンセサイザモデユールの発音状態を示
す主ステータスに割当てられ、発音状態が論理
「１」で表わされる。更に、第４レジスタ２７の
第１ビツト位置はキーの押鍵状態、即ち、シンセ
サイザモデユールの捕捉状態を示す副ステータス
に割当てられ、捕捉状態が論理「１」、即ち、キ
ーの離鍵状態が論理「０」で表わされる。

また、第２乃至第７ビツト位置がキーコードの
記憶のために割当てられている。該キーコード
は、第１レジスタ２４において０番地に記憶され
るワードの第０ビツト位置から７番地に記憶され
るワードの第７ビツト位置まで順次に配列された
64の音名の配列順位を２進数で表示したものであ
る。

例えば、E₁は第１ワードの第４ビツト位置で
あるから「100」、Ｇ#_１は第２ワードの第１ビツ
ト位置、即ち第８ビツト位置であるから
「1000」、また、B₁は第11ビツト位置であるから
「1011」、で表わされる。

いま、前述のようにE₁、Ｇ#_１及びB₁楽音を
発音するためのキーのみが継続的に押鍵状態にな
つてる場合には、例えば、第４レジスタ２７の０
番地にはシンセサイザモデユールの発音、捕捉状
態を示すステータス「11」、E₁の楽音を示すキー
コード「100」、１番地にはステータス「11」、Ｇ
#_１の楽音を示すキーコード「1000」、また、２
番地にはステータス「11」、B₁の楽音を示すキー
コード「1011」が記憶され、しかも、他の番地で
は動作開始前にクリアーされているために、すべ
てのステータスが論理「00」である。

第４レジスタ２７に記憶されたこのようなステ
ータスとキーコードはプロセツサ２３を介して０
番地から７番地まで順次に出力レジスタ２８を経
由して転送され出力される。このとき、プロセツ
サ２３内に設けられた第４レジスタのアドレスカ
ウンタ（図示せず）の内容も付随して出力され
る。即ち、出力レジスタ２８に転送されたステー
タスとキーコードが記憶されていた第４レジスタ
２７のアドレスが２進表示でもつて出力される。
この実施例では、シンセサイザモデユール８の数
が８個であるために第４レジスタ２７も８個のア
ドレスを使用している。

さて、今度は第４図Ｂを参照しつつ、前述のよ
うに、E₁、Ｇ#_１及びB₁の楽音を発音するため
のキーのみが押鍵状態になつてるときに、一例と
して、Ｇ#_１及びB₁の楽音を発音するためのキ
ーを離鍵状態に移行させ、更に、D₁の楽音を発
音するためのキーを押鍵状態に移行させた場合の
動作について説明する。

先ず、前述のような１回のキー走査によつて、
更新された第１レジスタ２４の記憶内容は第４図
Ｂにおいてａ乃至ｄに示すようにE₁が継続的に
押鍵状態であるために論理「１」、Ｇ#_１とB₁が
離鍵状態となるために論理「０」、そしてD₁が新
たに押鍵状態となるために論理「１」となる。一
方、第２レジスタ２５には前回の走査時点におけ
る各キーの状態が記憶されており、同図ｅ乃至ｇ
に示すようにE₁、Ｇ#_１及びB₁が押鍵状態であ
つたために論理「１」となつている。いま、第１
レジスタ２４の０番地のワードと第２レジスタ２
５の０番地のワードとの排他的論理和を求めると
「00100000」となり、D₁を割当てた第２ビツト位
置に状態変化があつたことが検知される。これを
第３レジスタ２６に転送し、同図ｈに示すように
該レジスタの第２ビツト位置に論理「１」を記憶
させる。次に、第２レジスタ２５の０番地のワー
ドを第１レジスタ２４の０番地のワードでもつて
置き換えると、第２レジスタ２５の第１ワードは
同図において、d′に示すように第２ビツト位置が
論理「１」となる。以下同様に第１レジスタ２４
の１番地のワードと第２レジスタ２５の１番地の
ワードとの排他的論理和を求めると「10010000」
となりＧ#_１及びB₁を割当てた第０及び第３ビ
ツト位置に状態変化があつたことが検知される。
前記排他的論理和「10010000」と第２レジスタ２
６に第１及び第２レジスタ２４，２５の０番地の
ワードの処理によつて記憶された「00100000」と
の論理和を第３レジスタに記憶させると同図ｈ，
ｉ及びｊに示すように第０、第２及び第３ビツト
位置が論理「１」となる。続いて、第２レジスタ
２５の１番地のワードを第１レジスタ２４の１番
地のワードでもつて置き換えると、同図において
f′及びg′に示すビツト位置が論理「０」となる。

このような処理を第１及び第２レジスタ２４，
２５のすべてのアドレスについて順次に行うこと
によつて鍵盤を構成すべてのキーのうちいずれか
一つ以上に状態変化が発生したことを第３レジス
タ２６に記憶された一つ以上の論理「１」の存在
によつて検知することができる。

さて、キーの状態変化を検知したときには、プ
ロセツサ２３は前述したようなステータスとキー
コードの出力及びそれに続く次回のキー走査を行
うことなく、以下に、第５図を参照しつつ説明す
る離鍵処理を行う。

先ず、第４レジスタ２７において、副ステータ
スが論理「１」のワード、即ち、押鍵状態にある
キーを示すキーコードを含むワードをプロセツサ
２３に転送し、該キーコードを第１レジスタ２４
のワード及びビツト位置に変換する。このような
変換をこの明細書では、逆変換と呼ぶ。

いままで、E₁、Ｇ#_１及びB₁の楽音を発音す
るためのキーが継続的に押鍵状態になつていたの
であるから、前述のように、第４レジスタ２７の
０乃至２番地にそれぞれE₁、Ｇ#_１及びB₁を示
すキーコードと押鍵状態を示すステータス「11」
が記憶されている。ここでは動作開始直後の動作
について説明しているが、後述するように、一般
的には該キーコードとステータスが０乃至２番地
に割当てられる必然性はない。

先ず、第４レジスタ２７の０番地のワードをプ
ロセツサ２３を通じて逆変換すると、第５図Ａに
おいてａに示すような第１レジスタ２４における
０番地のワードの第４番目のビツト位置との対応
を求めることができる。そこで、第１レジスタに
おけるこのビツト位置が同図においてａに示すよ
うに論理「１」である場合にはこれを消去して同
図においてa′に示すように該ビツト位置に論理
「０」を記憶させる。

次に、第４レジスタ２７の１番地のワードを逆
変換して第１レジスタ２４の１番地のワードの第
０ビツト位置との対応を求めると第４図Ｂを参照
して説明したように新しいキー操作の結果、G₁
の楽音を発音するためのキーは離鍵状態となつて
いるために、第５図Ａにおいてｂに示すように該
ビツト位置には論理「０」が記憶されている。こ
のような場合にはプロセツサ２３を介して第５図
Ａにおいてｃに示すように該ビツト位置に対応す
るキーコードを含む第４レジスタ２７の１番地の
ワード中の押鍵状態を示す副ステータスを消去し
て、代りに離鍵状態を示す副ステータス即ち論理
「０」を記憶させる。同様に、第４レジスタ２７
の２番地のキーコードを逆変換すると、同図ｄに
示すように第１レジスタ２４の対応するビツト位
置が論理「０」であるために、同図ｅに示すよう
に第４レジスタ２７の２番地の副ステータスを論
理「０」とする。このような処理を第４レジスタ
２７において副ステータスが論理「１」であるす
べてのワードについて実行すると、第１レジスタ
２４において、継続的に押鍵状態となつているキ
ーに対応するビツト位置に論理「１」が記憶さ
れ、かつ、第４レジスタ２７において押鍵状態か
ら離鍵状態に変化したキーの状態を示す副ステー
タスとして論理「０」が記憶されるために、結局
同図ｆに示すように新たに押鍵状態となつたキー
に対応する第１レジスタ２４のビツト位置に記憶
された論理「１」のみが同図f′に示すように上記
処理後の第１レジスタ２４に残留する。したがつ
て、上記のような処理の後、第１レジスタ２４に
おける論理「１」の残留によつて新たな押鍵状態
の発生を検知することができるとともに、新たに
離鍵状態となつたキーについての第４レジスタの
副ステータスを論理「０」にすることによつてシ
ンセサイザモデユールを解放することができる。
このとき、副ステータスが論理「０」になつても
同一ワード内のキーコードは、再度このワードが
記憶されているアドレスに対応するシンセサイザ
モデユールを捕捉すべく同一若しくは別異のキー
コード及び押鍵状態を示す副ステータスが同一ア
ドレスに記憶されるまで残留する。

更に、第５図Ｂ及びＣを参照しつつ、前記逆変
換処理のための好ましい実施態様について説明す
る。

同図Ｂにおいて２９及び３０は一組のテーブル
であつて、読出し専用記憶装置でもつて構成され
る。

いま、例えば、第４レジスタ２７の０番地に記
憶されているE₁を示すキーコードを逆変換する
場合には、該キーコードの第２乃至第４ビツト位
置をプロセツサ２３に転送し、該キーコードの３
ビツトが示す第１レジスタ２４のアドレス、即
ち、０番地に記憶されているワードを該プロセツ
サに読み出す。次に、第４レジスタ２７の０番地
に記憶されているキーコードの第５乃至第７ビツ
ト位置をプロセツサ２３に転送し、該キーコード
の３ビツトが示すコード、即ち、「100」と同一の
コードをテーブル２９上に求めて第５図Ｂにおい
てａに示すテーブル２９のコードから同図ｂに示
すテーブル３０上の対応コードを索引する。

続いて第５図Ｃに示すように第５図Ｂにおいて
ｂに示すコードとすでに読み出されている第１レ
ジスタ２４の０番地のワードと排他的論理和を求
めると第５図Ｃにおいてａ及びｂで示す相対する
第４ビツト位置が共に論理「１」であるために、
該ビツト位置が論理「０」となる。これを第１レ
ジスタ２４の０番地に記憶すると、同図b′に示す
ように第１レジスタ２４における０番地のワード
の第４ビツト位置、即ち、第４レジスタ２７の０
番地のキーコードが示すキーの状態を記憶するた
めに割当てられたビツト位置が論理「０」とな
る。このようにして、第５図Ａにおいて第１レジ
スタ２４′の各ビツト位置の記憶内容が定められ
る。

次に、第５図Ｄを参照しつつ、押鍵状態となつ
たキーに対応するキーコードと該キーが押鍵状態
であることを示す副ステータスを第４レジスタ２
７において最も古く解放されたシンセサイザモデ
ユールに対応するアドレスに割当てるために必要
な離鍵状態の発生順序を記憶させる処理について
説明する。

同図において、３１は第５レジスタであつて８
個のアドレスのそれぞれに３ビツトで構成される
第７レジスタ２７のアドレスが記憶される。この
レジスタはシステム全体の動作開始前にあらかじ
め０番地に「000」、１番地に「001」のように自
己のアドレスと同一の数値を記憶させている。３
２は第６レジスタであつて、そのＡ部及びＢ部は
８進カウンタ、また、Ｃ部は２進のカウンタで構
成されていて、動作開始前には、Ａ及びＢ部には
論理「０」を、また、Ｃ部には論理「１」を記憶
させている。また、第５図Ａを参照して説明した
ように、第４レジスタ２７の１番地及び２番地に
ついて離鍵処理が行われる場合には、第５図Ｄに
おいてａに示すように先ず、該レジスタの１番地
の副ステータスを論理「０」にするとともに、該
番地を示す２進数「001」をプロセツサ２３に転
送し、更に、これを同図においてｂに示すように
第６レジスタ３２のＡ部の内容「000」、即ち０が
示す第５レジスタ３１のアドレス、即ち、０番地
に転送する。この処理が終了すると同図３２′に
示すように第６レジスタ３２のＡ部の内容に１を
加算する。同様に第５図Ｄにおいてｃに示すよう
に第４レジスタ２７の２番地の副ステータスが論
理「０」になると、該アドレスを示す２進数
「010」、即ち２が第５レジスタ３１の１番地に記
憶される。

このようにしてキーの離鍵状態を示す副ステー
タスを記憶した第４レジスタ２７のアドレスを離
鍵状態が発生した順序に従つて第５レジスタ３１
に記憶させることができる。したがつて第５レジ
スタ３１の循環的により小さい数値の番地にはよ
り古く離鍵状態になつたキーを示キーコード及び
その副ステータスが記憶されている第４レジスタ
２７のアドレスが記憶される。

なお、ここで「循環的により小さい数値の番
地」とは、以下のような場合を含めるという意味
である。例えば、１音分を残して７個のシンセサ
イザモデユールが捕捉され、そのうち２個が解放
される場合には、第５レジスタの０番地と１番地
に該２個のモデユールが発音していた楽音に対応
するキーコードが記憶されている第４レジスタの
それぞれのアドレスが記憶されるが、該２個のア
ドレスに対応するモデユールよりも第５レジスタ
の７番地に残してある第４レジスタのアドレスに
対応するモデユールがより古く解放されたもので
ある。

即ち、実際にはより大きい数値のアドレスであ
つても、循環的アドレス配列を考慮すると、「よ
り小さい」アドレスに割当てられたものであると
理解することができる。

次に、第６図を参照しつつ、第５図Ａにおいて
f′に示すように第１レジスタ２４に残留した押鍵
状態を示す論理「１」を第４レジスタ２７に記憶
させて、シンセサイザモデユールを捕捉するため
の押鍵処理手段について説明する。

同図においてａに示すように第１レジスタ２４
に残留する論理「１」を検出するために、０番地
から７番地までのワードを順次にプロセツサ２３
に転送する。例えば、最初に０番地のワードの第
２ビツト位置に残留する論理「１」を検知して、
このビツト位置に対応するキーの音名を示すキー
コードを作成する。例えば０番地のワードの第２
ビツト位置は音名D₁に対応しており、対応する
キーコードは「000010」である。続いて、第６図
においてｂに示すように第６レジスタ３２のＢ部
の内容、即ち、数値３に等しい第５レジスタ３１
のアドレス、即ち、３番地に記憶されている内
容、即ち、「011」で示される第４レジスタ２７の
アドレス、即ち、３番地に該音名D₁に対応する
キーコード「000010」及び押鍵状態を示すステー
タス「11」を記憶させる。このとき第６レジスタ
３２のＢ部が「011」、即ち、数値３となつている
のはすでに、前回の動作によつてE₁、Ｇ#_１、
B₁なる３個の楽音を発音するために、３個のシ
ンセサイザモデユールが捕捉されている状態にあ
るからである。

第５図Ｄを参照して説明したように第５レジス
タ３１の３番地の内容「011」は最も古く離鍵状
態となつた副ステータスを記憶している第４レジ
スタ２７のアドレス、即ち、３番地に等しいので
ある。

但し、上記の説明は動作開始直後の動作に関す
るものであるから、第５レジスタ３１の３番地は
単に第４レジスタ２７の３番地を示しているに過
ぎないが、捕捉及び解放が一巡した後には第５レ
ジスタ３１の３番地の内容は最も古く解放された
シンセサイザモデユールに対応する第４レジスタ
２７のアドレスを示すことになる。

更に、上記説明の動作段階では第４レジスタ２
７の３番地から７番地までの内容は全く同等に古
く解放されたモデユールに対応し、０番地の内容
に捕捉されているモデユール、また、１番地及び
２番地の内容は最も新しく解放されたばかりで新
たな捕捉には適さない状態にあるモデユールに対
応する。

したがつて、上記の処理手段によつて最も古く
解放されたシンセサイザモデユールに対応する第
４レジスタ２７のアドレスに対して新たに押鍵状
態になつたキーに対応するキーコードと該キーが
押鍵状態であることを示すステータスを割当てる
ことができる。

更に、上記割当てが実行される度に、同図にお
いてｃに示すように第６レジスタ３２のＢ部の内
容に１を加算する。したがつて、次に、押鍵状態
を示すステータスが記憶されるべき第４レジスタ
２７のアドレスは３番地に次いで古く離鍵状態を
示すステータスを記憶した４番地である。

続いて、第７図を参照しつつ楽音可能数を算出
する手段について説明する。楽音可能数とは最大
楽音数から捕捉されているシンセサイザモデユー
ルの数を引いて得られる数をいう。最大楽音数と
は装備されているシンセサイザモデユールの数を
いう。

第５図Ｄを参照して説明したように、離鍵処理
を実行する度に、第６レジスタ３２のＡ部の内容
に１を加算し、また、第６図を参照して説明した
ように、押鍵状態を実行する度に第６レジスタ３
２のＢ部の内容に１を加算する。ここでは説明の
便宜のために、第６レジスタ３２のＡ及びＢ部の
内容を１ビツト毎に増減する棒グラフで表示す
る。いま、第７図Ａに示すように４個の楽音を発
音するために４個のシンセサイザモデユールが捕
捉された後、すべてのキーが離された場合には離
鍵処理の実行に伴つてＡ部の内容が増大し、例え
ば離鍵処理が４回実行され、Ａ部の内容は、第７
図Ａにおいてａに示すような位置を占める。一
方、Ｂ部の内容は、前回の捕捉に際しての同図に
おいてｂに示すような位置を占めているので、Ｂ
部の内容が同図中矢印に沿つて増大し一巡するま
で、即ち、更に８回の押鍵処理を実行する余地が
ある。このような状態では第６レジスタ３２の各
部の内容は同図A′に示すようになる。

次に、その状態より順次捕捉が行われ、押鍵処
理の実行回数が増大して最大楽音数をモデユロと
するカウンタで構成されるＢ部に桁上が発生し、
一巡して第７図Ｂにおいてｃに示すような位置を
占めている場合、即ち、すべてのモデユールが捕
捉された場合には、もはや押鍵処理を実行する余
地はない。これを前記第７図Ａに示す状態と区別
するためにＢ部に桁上が発生したときにＣ部の内
容を反転させる。このような状態では第６レジス
タ３２の各部の内容は同図B′に示すようになる。
今度は、逆に、その状態より、順次に解放が行わ
れて、すべてのキーが離されると、Ａ部に桁上が
発生している場合には、Ｂ部の内容は第７図Ｃに
示すように矢印に沿つて増大して一巡するまで押
鍵処理を実行することができる。この状態を前記
第７図Ｂに示す状態と区別するためにＡ部の内容
に桁上が発生したときにＣ部の内容を再度反転さ
せる。このような状態では第６レジスタ３２の内
容は同図C′に示すようになる。前記動作におい
て離鍵の発生数が押鍵の発生数よりも大きいとい
うことはあり得ないことであるから、必ずＢ部の
内容の桁上がＡ部の内部の桁上に先行する。

結局、上記のように作動するカウンタで構成さ
れる第６レジスタ３２を設けて、Ａ部の内容から
Ｂ部の内容を引いて得られる数値にＣ部の内容に
最大発音数Ｎを乗じた数を加算することによつて
楽音可能数を算出することができる。このような
算出方法を採用することによつて、他の方法、例
えば、第４レジスタ２７の副ステータスが論理
「０」であるものを検出して計数するような方法
に比し、短時間に処理を行うことができる。上記
のようにして楽音可能数を算出し、これを図示し
ないカウンタに転送し、第４レジスタ２７に対す
る押鍵状態を示すステータス及び該押鍵状態に係
るキーコードの割当てが１回実行される度に、該
カウンタの内容から１を減じて行き、該カウンタ
の内容で示される発音可能数が０になつたことを
検知したときに、前記割当てを停止させる。即
ち、すべてのシンセサイザモデユールが捕捉され
ているとき、若しくは捕捉されたときには新たな
捕捉は行われない。

さて、続いて第８図を参照しつつ、主ステータ
ス及び副ステータスの処理について説明する。同
図において、３３はペダル状態信号入力レジス
タ、３４はペダルの状態を記憶するための第７レ
ジスタであつて、それぞれ、プロセツサ２３の共
通入力線に接続される。

いま、例えば、Ｇ#_１が発音中であるために、
第４レジスタ２７のステータスは第８図Ａにおい
てａに示すように論理「11」になつている。押鍵
処理が終了すると、先ず、第８図Ａにおいてｂに
示すように、第７レジスタ３４に論理「１」を記
憶させ、次に、ペダル状態信号をペダル状態信号
用入力レジスタ３３を通じてプロセツサ２３に読
み込ませる。いま、ペダルが踏まれている状態に
ある場合において、Ｇ#_１に対応するキーが離鍵
状態になると、第５図を参照して説明した離鍵処
理が副ステータスについて行われ、第４レジスタ
のステータスは第８図Ａにおいてｃに示すように
論理「10」に強制的に設定変更される。ペダルが
踏まれていない状態にある場合の離鍵処理を説明
するために参照した第５図Ａにおいてｃに示すス
テータスは論理「00」であつた。

さて、前述のようにペダルが踏まれている状態
である場合には、第８図Ａにおいてｄに示すよう
な踏まれている状態を示すペダル状態信号、論理
「１」をペダル状態信号用入力レジスタ３３を通
じてプロセツサ２３に読み込ませて、これを判定
し、ペダルに対する状態処理を行うことなく、直
ちに第４レジスタ２７に記憶されているすべての
キーコード及びキーとペダルの状態を示す主副ス
テータスを出力用レジスタ２８から出力させる。

前記のペダルが踏まれている状態にある場合に
離鍵状態に移行したＧ#_１のキーに関しては第８
図Ａにおいてｃに示すように主ステータスの論理
「１」が出力されるために対応するシンセサイザ
モデユールは発音を継続する。しかし、第５図を
参照して説明した離鍵処理に関しては副ステータ
スが論理「０」であるために、すでに解放された
ものとして処理される。したがつて対応するモデ
ユールは発音中であるにもかかわらず再度の捕捉
が可能な状態にある。

この状態においてペダルを踏まれていない状態
に移行させると、先ず、踏まれていない状態を示
すペダル状態信号がペダル状態信号用入力レジス
タ３３に印加され、第８図Ａにおいてｅに示すよ
うに該レジスタに踏まれていない状態を示すステ
ータスとして論理「０」が記憶される。次に、こ
のステータスをプロセツサ２３に転送しこれを判
定する。前述のように判定結果が踏まれていない
状態である場合には更に、第７レジスタ３４の内
容を判定する。この場合、前述したように該レジ
スタには論理「１」が記憶されているために、先
ず同図b′に示すように、該レジスタの内容を論理
「０」にリセツトするとともに、同図ｆに示すよ
うに第４レジスタのステータス「10」を「00」に
強制的に設定変更する。同様の処理を第４レジス
タ２７のすべてのアドレスについて順次に実行し
た後、第４レジスタの内容を出力レジスタ２８を
通じて順次に出力し、次回のキー走査に移行す
る。もしも、次回のキー走査においてキーの状態
変化が発生しない場合には、離鍵処理、発音可能
数の算出、押鍵処理及び第７レジスタに対する論
理「１」の書き込みを行うことなく、直ちに、前
記ペダルに対する状態処理が実行される。しか
し、前回のペダルに対する状態処理によつて第７
レジスタの内容は同図b′に示すように、論理
「０」にリセツトされているために、第７レジス
タ３４の判定結果が逆になり、今度は第４レジス
タ２７のステータスを「10」から「00」に変換す
る処理を行うことなく、直ちに第７レジスタの内
容を順次に出力する。このように、キーの状態変
化を処理した直後に第７レジスタ３４に論理
「１」を記憶し、次に、ペダルの状態を判定し、
ペダルが踏まれていない状態にあるとき、更に第
７レジスタ３４の内容を判定し、該レジスタの内
容が論理「１」である場合には該レジスタの内容
を論理「０」にリセツトするとともに前記第４レ
ジスタ２７のステータスを変換する処理を実行さ
せることによつて、ペダルが踏まれている状態か
ら踏まれていない状態に新たに移行した場合に限
つて、１回だけ該第４レジスタにおけるすべての
アドレスのステータスのうち論理「10」のステー
タスを論理「00」に強制的に設定変更する処理が
実行される。したがつて、該処理の回数が必要最
小限度にとどめられる。

次に、ペダルが踏まれていない状態にある場合
において、キーを離鍵状態に移行させると、前記
同様にキーの離鍵処理を実行し、続いて、第７レ
ジスタに論理「１」を記憶させる。

ここで、ペダル状態信号がプロセツサ２３に読
み込まれて判定されるが、ペダルが踏まれている
状態にある前述の場合と相違してペダルが踏まれ
ていない状態に移行するのを待つまでもなく直ち
に前述のペダルが踏まれていない状態に対する処
理を実行する。

第８図Ｃはキー、ペダル及びシンセサイザモデ
ユールの状態を示す。

同図において、ＶはＧ#_１の楽音に対応するキ
ーの状態、Ｗはペダルの状態、Ｘは第４レジスタ
２７の１番地に対応するシンセサイザモデユール
が発音する楽音のエンベロープ、Ｙは例えば、新
たに押鍵されたD₁の楽音に対応するキーの状
態、Ｚは第４レジスタ２７の１番地に対応するシ
ンセサイザモデユールが発音する楽音の音名を示
す。また、横軸は時間軸である。

次に、第８図Ｂ及びＣを参照しつつ、第８図Ｃ
においてａに示すようにペダルが踏まれている状
態であつて、かつ、同図ｂに示すように、キーが
離鍵状態にある場合において、他に捕捉可能なシ
ンセサイザモデユールが存在しないために、発音
状態にあるシンセサイザモデユールが捕捉される
動作について説明する。

第６図を参照して説明した押鍵処理では最も古
く解放されたシンセサイザモデユールに対応する
第４レジスタ２７のアドレスは３番地であり、こ
こにD₁のキーコード及びステータス「11」が割
当てられたが、もしも、他のすべてのモデユール
が捕捉・発音状態にあれば、第８図Ｃにおいてｂ
に示すようにＧ#_１に対応するキーが離鍵状態に
なつた後に、即ち、第８図Ｂにおいてｄに示すよ
うにステータスが論理「10」になつた後に、第８
図Ｃにおいてｃに示すように押鍵状態になつた
D₁のキーコードとステータス「11」は第８図Ｂ
においてｅに示すように副ステータスが「０」に
なつている１番地に割当てられ、１番地の内容は
D₁のキーコード及びステータス「11」に置き換
えられる。即ち、該１番地に対応するシンセサイ
ザモデユールは第８図Ｃにおいてｆに示すように
Ｇ#_１の楽音の発音を突如中止して同図ｇに示す
ようにD₁の楽音の発音を開始する。

上記動作の相互関係の把握を容易にするため
に、この発明に係るキーアサイナの全体的フロー
チヤート及びペダルに対する状態処理のフローチ
ヤートをそれぞれ第１表及び第２表に示す。

次に、第９図を参照しつつ、主副ステータスの
処理について説明する。第９図Ｃはキーの状態、
主ステータス及び対応するシンセサイザモデユー
ルが発音する楽音のエンベロープの関係を示す。
同図において、ＷはＧ#_１の楽音に対応するキー
の状態、ＸはD₁の楽音に対応するキーの状態、
Ｙは主ステータスの状態、Ｚは第４レジスタの１
番地に対応するシンセサイザモデユールが発音す
る楽音のエンベロープを示す。また、横軸は時間
軸である。

いま、第９図Ｃにおいてａに示すように、Ｇ
#_１のキーが押鍵状態になつていて第８図Ｂにお
いてｄに示すように第４レジスタの１番地に論理
「10」のステータス及びＧ#_１のキーコードが割
当てられ、第９図Ｃにおいてｂに示すように対応
するシンセサイザモデユールがＧ#_１の楽音を発
音中であるにもかかわらず、同図ｃに示すように
同一若しくは別異の楽音を発音するために、捕捉
され得る状態にあり、しかも、他のモデユールが
すべて捕捉できる状態にないために、第９図Ａに
おいてａに示すように該１番地に新たに押鍵状態
となつたキーに対応する楽音D₁のキーコードが
割当てられる。

このとき、該キーは新たに押鍵状態になつたの
であるから、第９図Ａにおいてｂに示すように、
「01」のステータスが割当てられる。即ち第６図
を参照して説明した押鍵処理に際して該処理に係
るワードの副ステータスのみを論理「１」に設定
変更する。

続いて、第４レジスタ２７のすべてのアドレス
の内容をプロセツサ２３を介して出力レジスタ２
８から出力する。したがつて第９図Ａにおいてｃ
に示すように第４レジスタ２７の１番地の内容を
出力するときに、第９図Ｃにおいてｄに示すよう
に論理「01」のステータス即ち「０」の主ステー
タスが一旦出力される。

続いて、第４レジスタ２７のステータスをすべ
てのアドレスについて順次に判定し、論理「01」
のステータスを論理「11」に変換する。したがつ
て、第４レジスタ２７の１番地のステータスは第
９図Ｂにおいてａに示すように論理「11」とな
る。

更に、続いて、ステータスが変換された後の第
４レジスタ２７の内容をすべてのアドレスについ
て順次に出力レジスタ２８を通じて出力する。そ
こで、第９図Ｂにおいてｂ及び同図Ｃにおいてｅ
に示すように第４レジスタ２７の１番地のステー
タス「11」が出力されるために、該レジスタの１
番地に対応するシンセサイザモデユールはＧ#_１
の楽音の発音を突如停止して、第９図Ｃにおいて
ｆに示すように、D₁の楽音の発音を開始する。
このとき、同図ｇに示すように第４レジスタ２７
の１番地から出力される主ステータスが論理
「０」から論理「１」に変化するために、このよ
うな主ステータスの状態変化を利用して、シンセ
サイザモデユールが特定の楽音の発音を停止し
て、直ちに、同一若しくは別異の楽音の発音を開
始する場合であつても、該楽音の開始点を検知す
ることができる。したがつて、上記のような場合
であつても、同図ｈに示すように新たに押鍵状態
になつたキーに対応する楽音の立上り部分のエン
ベロープを容易に形成することができる。

上記の処理を行わない場合には、第９図Ｃにお
いて点線ｉに示すように新たに発音された楽音
D₁のエンベロープが発音を停止した楽音Ｇ#_１
が継続的に有すべきエンベロープと同一となる。
このような現象はピアノのような自然楽器では起
り得ないことであり、演奏上非常に不都合であ
る。

上記動作の相互関係の把握を容易にするため
に、この発明に牽連する発明に係るキーアサイナ
の全体的フローチヤート及びステータス変換処理
のフローチヤートをそれぞれ第３表及び第４表に
示す。

更に、この発明及びこの発明に牽連する発明を
同時的に実施することは容易、かつ、効果的であ
り、そのようなキーアサイナの全体的フローチヤ
ートを第５表に示す。

また、第１０図はキーの状態、ペダルの状態、
及び第４レジスタのステータスとの相互割当て関
係を示す。同図中における矢印は状態間の移行可
能性を示している。同図において、Ａ及びＢは、
それぞれ、この発明及びこの発明に牽連する発明
の実施例の場合であり、Ｃは両発明を同時的に実
施した場合である。

なお、上記の実施例ではプロセツサを使用して
いるが、このようなプロセツサを用いて行う情報
処理、例えば、転送、排他的論理和、若しくは論
理和の算出、加算、乗算及び番地修飾等はいずれ
もアンド回路、オア回路、フリツプフロツプ、シ
フトレジスタ等の論理回路の公知の組み合せによ
つて具現できることは自明であるから、これらの
論理回路を用いてこれらの発明を実施することは
容易である。

以上のように、この発明によれば、押鍵状態の
キーの音名を表わすキーコドーが割当てられて記
憶されるキーアサイナのレジスタの各アドレスに
は、そのキーコードに係る主副レジスタ、すなわ
ち、そのキーコードに係る楽音の発音状態を示す
主ステータスと、該アドレスに対応して設けられ
ていて、該楽音の発音を司るシンセサイザモデユ
ールの捕捉状態を示すステータスとが記憶されて
いて、ペダルが踏まれた状態下で、押されていた
キーが離されると、強制解放手段がこれを検出し
てその離されたキーのキーコードに係る主副両ス
テータスを「10」に強制的に設定変更し、それ以
降、ペダルが離されるまでの間、そのキー又は他
のキーが新たに押されると、押鍵処理手段が最も
古く離されたキーの音名を表わすキーコードが記
憶されていて、その副ステータスが「０」である
レジスタのアドレスに対して新たに押されたキー
のキーコードと「01」の主副両ステータスを割当
てて記憶させるが、その際、上記強制的に設定変
更された「10」の主副両ステータスを記憶してい
るアドレスを押鍵処理の対象とするように構成し
たことにより、ペダルが踏まれた状態下でキーが
離された場合に限つて、以降ペダルが離されるま
での間、新に押されたキーのキーコードを記憶す
べきレジスタのアドレス、換言すれば、そのキー
コードに係る楽音の発音のために捕捉可能なシン
セサイザモデユールが存在しなくても、最も古く
離されたキーのキーコードを記憶していたレジス
タのアドレスに対応するシンセサイザモデユール
にて、上記新たに押されたキーに係る楽音を強制
的に発生させることができるので、ペダルの踏み
込み操作に伴う通常的なシンセサイザモデユール
での発音延長作用に伴つて、複数シンセサイザモ
デユール中の発音状態にあるものが最も輻奏する
状態下においては、各シンセサイザモデユールを
発音状態に留め置く確率が増大し、その輻奏が緩
和され、もつて、演奏に際してのシンセサイザモ
デユールの利用率が格段に向上するという優れた
効果が奏される。

そして、その際、強制解放手段による主副ステ
ータス「10」への強制的設定変更は、ペダルが踏
まれた状態下で検出された離鍵のみについて行わ
れ、ペダルが離された状態では該強制的設定変更
が行われることはないので、通常的な演奏にて同
時に押される可能性のあるキーの数よりも多い数
のシンセサイザモデユールが用意されていて、発
音状態のシンセサイザモデユールの輻奏の恐れの
ないペダル不操作時にまでも、主副両ステータス
の上記強制的設定変更が行われて、その結果、情
報処理量がむやみに増大するのを、性能上の犠牲
をほとんど払うことなしに、効果的に防止し、情
報の処理時間を短縮し、装置を簡単なものにして
いるという利点がある。

その上、上記押鍵処理手段は、実際に発音され
ている楽音の減衰量には係りなく、最も古く離さ
れたキーのキーコードが記憶されているアドレス
を論理的に確定しているので、ペダルが踏まれて
いる状態下での離鍵を検出して強制解放手段がそ
の主副両レジスタを「10」強制的に設定変更した
アドレスに、次いで、押鍵処理手段が新たたな押
鍵に係るキーコードを割当てて記憶させる場合で
も、ペダルの踏み込み操作に応じて、発音中の楽
音の減衰が停止してしまうことに由来する不都合
を免れ、その新たな押鍵に係るキーコードを割当
てて記憶させるべきアドレスを確実に確定できる
という利点もある。

さらに、ペダルが離されると、そのたびごと
に、強制発音停止手段がこれを検出してレジスタ
の所定のアドレスに記憶されている「10」の主副
両ステータスをすべて「00」に強制的に設定変更
するように構成したことにより、ペダルを踏んで
いる状態下で離されたすべてのキーに係る楽音
が、ペダルを離した時点で一斉にレリーズ期に入
り発音停止状態に向うので、自然楽器のピアノの
ような極めて好適な演奏表現が行えるという効果
もある。

加うるに、離鍵処理手段が主副両ステータスを
「00」にリセツトし、押鍵処理手段が主副両ステ
ータス「01」にセツトし、強制解放手段が主副両
ステータスを「10」に設定変更し、強制発音停止
手段が主副ステータスを「00」に設定変更し、出
力手段がこの主副ステータスを、それに係るキー
コードと共にレジスタの各アドレスから順次に読
み出して出力する際に、ステータス変更手段が、
一日出力された「01」の主副ステータスを再度の
出力に備えて「11」に変換するように構成したこ
とにより、２ビツトのステータスにて表わしうる
４つの状態がこの発明の構成の作動上不可欠の４
つの状態の各々に無駄なく割当てられ、しかも、
この２ビツトの主副両ステータスがそれに係るキ
ーコードと共に出力され、主ステータスがそのま
まシンセサイザモデユールに対する発音指令信号
として、さらに、キーコードが該モデユールにて
発音する楽音の音高を特定する情報として、それ
ぞれ、利用可能であるので、キーアサイナとシン
セサイザモデユール間の情報受け渡しのための回
路構成やそこでの信号処理を非常に簡単なものと
することができるばかりか、発音指令信号として
利用可能な主ステータスが「１」に転ずる直前に
必ず「０」で一旦出力されるので、強制解放手段
にて解放された発音中のシンセサイザモデユール
に対して、次に押されたキーに係る楽音を割当て
て、直前に発音中の楽音に擦り替えてこれを発音
させる場合であつても、主ステータスは「１」か
ら「０」へ、そして「１」へと変化して２つの発
音指令信号を形成し、これにより、発音中の楽音
を常に押鍵の数に区切つて表現できるという効果
もある。

【図面の簡単な説明】

第１図はこの発明の対象であるキーアサイナを
含む有鍵電子楽器の主要部の構成を示す。同図に
おいて１……キーアサイナ、３……キー走査回路、５
……デイジタル−アナログ変換回路、６，１１…
…マルチプレクサ、７……サンプリングホールド
回路、８……シンセサイザモデユール。第２図は第１図におけるキー走査回路３の構成
を示す。同図において A₀〜A₇……キー走査信号出力線、B₀〜B₇……
キー信号入力線、S₁〜S₈……キースイツチ回路。第３図は第２図におけるキー走査信号出力線
A₀〜A₇及びキー信号入力線B₀〜B₇に対する信号
の割当てを示す。第４図乃至第８図Ａ及びＢはこ
の発明に係るキーアサイナの一実施例の構成を示
す。同図において２１……キー走査信号用デコーダ、２２……キ
ー信号用入力レジスタ、２３……プロセツサ、２
４……第１レジスタ、２５……第２レジスタ、２
６……第３レジスタ、２７……第４レジスタ、２
８……出力レジスタ、２９，３０……テーブル、
３１……第５レジスタ、３２……第６レジスタ、
３３……ペダル状態信号用入力レジスタ、３４…
…第７レジスタ。第８図Ｃはこの発明に係るキーアサイナの一実
施例における主要部の状態の時間的変化を示す。
同図においてＶ……Ｇ#_１の楽音に対応するキーの状態、Ｗ
……ペダルの状態、Ｘ……シンセサイザモデユー
ルが発音する楽音のエンベロープ、Ｙ……D₁の
楽音に対応するキーの状態、Ｚ……シンセサイザ
モデユールが発音する楽音の音名。第９図Ａ及びＢはこの発明に係るキーアサイナ
の一実施例の構成を示す。第９図Ｃはこの発明に
係るキーアサイナの一実施例における主要部の状
態の時間的変化を示す。同図においてＷ……Ｇ#_１の楽音に対応するキーの状態、Ｘ
……D₁の楽音に対応するキーの状態、Ｙ……主
ステータスの状態、Ｚ……シンセサイザモデユー
ルが発音する楽音のエンベロープ。第１０図は発明に係るキーアサイナの各々の実
施例におけるキーの状態、ペダルの状態、及びス
テータスの相互割当て関係を示す。

Claims

【特許請求の範囲】１音階のそれぞれの楽音を発音させるためのキ
ーを繰返し間歇的に走査して、各キーの押鍵状態
又は離鍵状態を検出し、検出された押鍵離鍵各状
態を、楽器が発音できる楽音の数よりも相当に少
ない数のシンセサイザモデユール８に対して選択
的に割当てて、該モデユールを作動させるための
キーアサイナ１において、上記キーアサイナ１は、押鍵状態のキーの音名
を表わすキーコード、シンセサイザモデユール８
の発音状態を「１」で、非発音状態を「０」で示
す主ステータス及び該モデユールの捕捉状態を
「１」で解放状態を「０」で示す副ステータスが
その各アドレスに記憶されるレジスタ２７と、レジスタ２７の各アドレスのうち、新たに検出
された離鍵状態のキーの音名を表わすキーコード
が記憶されているアドレスの主副両ステータスを
「00」にリセツトする離鍵処理手段と、レジスタ２７の各アドレスのうち、最も古く離
鍵状態に移行したキーの音名を表わすキーコード
が記憶されていて、その副ステータスが「０」に
リセツトされているアドレスに、新たに検出され
た押鍵状態のキーの音名を表わすキーコードを割
当てて記憶させ、該アドレスの主副両ステータス
を「01」にセツトする押鍵処理手段と、レジスタ２７の各アドレスのうち、ペダルが踏
まれている状態下で新たに検出された離鍵状態の
キーの音名を表わすキーコードが記憶されている
アドレスの主副両ステータスを「10」に強制的に
設定変更する強制解放手段と、ペダルが踏まれている状態から踏まれていない
状態に移行するたびに、レジスタ２７の所定アド
レスの「10」の主副両ステータスを「00」に強制
的に設定変更する強制発音停止手段と、レジスタ２７の各アドレスに記憶されているキ
ーコードと主副両ステータスとを各アドレスごと
に出力する出力手段と、レジスタ２７の各アドレスに記憶されていて、
出力手段から一旦出力された主副両ステータスの
うち、「01」の主副両ステータスを再度の出力に
備えて「11」の主副両ステータスに変換するステ
ータス変換手段とを有することを特徴とするキー
アサイナ。