JPS6057663A - Ｃｍｏｓ集積回路の製造方法 - Google Patents
Ｃｍｏｓ集積回路の製造方法Info
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- JPS6057663A JPS6057663A JP58165559A JP16555983A JPS6057663A JP S6057663 A JPS6057663 A JP S6057663A JP 58165559 A JP58165559 A JP 58165559A JP 16555983 A JP16555983 A JP 16555983A JP S6057663 A JPS6057663 A JP S6057663A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H—ELECTRICITY
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
所業上の利用分野
不発りＪは、相補チャネル形ＭＯ８（０ＭＯ３） トラ
ンジスタのしきい値電圧を、簡単に、しかも同等の値に
制御することができるＣＭＯ３集積回路の製造方法に関
する。
ンジスタのしきい値電圧を、簡単に、しかも同等の値に
制御することができるＣＭＯ３集積回路の製造方法に関
する。
従来例の構成とその問題点
０Ｍ０５回路では、回路の動作速度を高める面に着目す
ると、ＭＯＳ）ランジスタのチャネル長をの面に着目す
ると、しきい値電圧を低くすることが望１れる。したが
って、双方の１４１能を十分に（’；：４めることは容
易ではない。また、回路役目ならびにレイアウト設計を
容易なものとするには、ＮチャネルＭＯ３）ランジスタ
（ＮＭＯ３Ｔ）とＰチャネルＭＯＳトランジスタ（ＰＭ
Ｏ３Ｔ）のゲート長、すなわち、チャネル長ならびにし
きい値電圧を同一とすること、さらに、ごれらの制御性
を同一とすることが必要になる。
ると、ＭＯＳ）ランジスタのチャネル長をの面に着目す
ると、しきい値電圧を低くすることが望１れる。したが
って、双方の１４１能を十分に（’；：４めることは容
易ではない。また、回路役目ならびにレイアウト設計を
容易なものとするには、ＮチャネルＭＯ３）ランジスタ
（ＮＭＯ３Ｔ）とＰチャネルＭＯＳトランジスタ（ＰＭ
Ｏ３Ｔ）のゲート長、すなわち、チャネル長ならびにし
きい値電圧を同一とすること、さらに、ごれらの制御性
を同一とすることが必要になる。
ところで、０Ｍ０３回路をＮ形のシリコン基板内へ一体
的に集積化した通常のＣＭＯ３集積回路てば、ＮＭＯ３
Ｔ （７） Ｌ ＃ イ値’Ｕ圧ＶＴＮ トＰＭＯ３Ｔ
（１） Ｌ ｔＮＭＯ３Ｔを作り込むためのＰウェル
の不純物濃度ならびにＰＭＯ８Ｔのしきい値電圧制御用
のＰ形不純物導入量により制御される。たとえば、イオ
ン注入法による場合にはボロンイオン（Ｂ＋）のドーズ
量により■ＴＮと■ＴＰ が制御される。因に、結晶方
位〈１００〉、比抵抗２〜３ΩｌｉＡのＮ形シリコン基
板を用いた場合、Ｐウェル形成用のＢ＋のドーズ量を約
ｌＸ１０１２ｃｍ７２、しきい値電圧制御用のＢ＋のド
ーズ量を約Ｉ Ｘ １０” ｃｍ、−２とすることによ
υ、上記のしきい値電圧が得られる。
的に集積化した通常のＣＭＯ３集積回路てば、ＮＭＯ３
Ｔ （７） Ｌ ＃ イ値’Ｕ圧ＶＴＮ トＰＭＯ３Ｔ
（１） Ｌ ｔＮＭＯ３Ｔを作り込むためのＰウェル
の不純物濃度ならびにＰＭＯ８Ｔのしきい値電圧制御用
のＰ形不純物導入量により制御される。たとえば、イオ
ン注入法による場合にはボロンイオン（Ｂ＋）のドーズ
量により■ＴＮと■ＴＰ が制御される。因に、結晶方
位〈１００〉、比抵抗２〜３ΩｌｉＡのＮ形シリコン基
板を用いた場合、Ｐウェル形成用のＢ＋のドーズ量を約
ｌＸ１０１２ｃｍ７２、しきい値電圧制御用のＢ＋のド
ーズ量を約Ｉ Ｘ １０” ｃｍ、−２とすることによ
υ、上記のしきい値電圧が得られる。
なお、ＣＭＯ８集積回路の動作速度を高め、さらに低消
費電力化をはかるためには、高速回路部を構成する０Ｍ
０３回路のＮＭＯ３ＴとＰＭＯ３Ｔのしきい値電圧■Ｔ
Ｎっと■ＴＰっの値を０．６Ｍ程度に、」、た、低速回
路部を構成する０Ｍ０３回路のＮＭＯ３ＴトＰＭＯ３Ｔ
（７） Ｌきい値電圧■ＴＮ２とｖＴＰ２の値を１．
０Ｍ程度に設定する必要がある。
費電力化をはかるためには、高速回路部を構成する０Ｍ
０３回路のＮＭＯ３ＴとＰＭＯ３Ｔのしきい値電圧■Ｔ
Ｎっと■ＴＰっの値を０．６Ｍ程度に、」、た、低速回
路部を構成する０Ｍ０３回路のＮＭＯ３ＴトＰＭＯ３Ｔ
（７） Ｌきい値電圧■ＴＮ２とｖＴＰ２の値を１．
０Ｍ程度に設定する必要がある。
第１図は、上記のしきい値電圧の設定を行うだめのイオ
ン注入プロセスを説明するだめの図であり、Ｎ形シリコ
ン基板１の４領域Ｉ〜■に対してエル２，３およびしき
い値′１Ｌ圧制何ｊ用のＰ影領域４．５を形成すること
により、各領域１〜■の１３１９分に作り込捷れるＮＭ
Ｏ３ＴならびにＰＭＯ３Ｔのしきい値電圧を個々に所定
の値とすることができる。。
ン注入プロセスを説明するだめの図であり、Ｎ形シリコ
ン基板１の４領域Ｉ〜■に対してエル２，３およびしき
い値′１Ｌ圧制何ｊ用のＰ影領域４．５を形成すること
により、各領域１〜■の１３１９分に作り込捷れるＮＭ
Ｏ３ＴならびにＰＭＯ３Ｔのしきい値電圧を個々に所定
の値とすることができる。。
ところで、かかる従来の方法では、ボロンイオン（Ｂ＋
）の注入が４回にわたってなされ、１〜かも、このため
に４種類のマスクが必要である。したがって、４通りの
しきい値電圧をうろことはできるものの、ＣＭＯ３集積
回路を製造するためのプロセスが繁雑どなること、作業
性か低下することなとの問題が生じるところとなる。
）の注入が４回にわたってなされ、１〜かも、このため
に４種類のマスクが必要である。したがって、４通りの
しきい値電圧をうろことはできるものの、ＣＭＯ３集積
回路を製造するためのプロセスが繁雑どなること、作業
性か低下することなとの問題が生じるところとなる。
発明の目的
本発明の目的は、高速、低消費′１シカ形のＣＭＯ３集
積回路をうるために必要とされる４Ｍりのしきい値電圧
をもつＭＯＳ）ランジスタを、従来の方法よりも簡略化
されたプロセスの下で作り込むことが可能な製造方法を
提供することにある。。
積回路をうるために必要とされる４Ｍりのしきい値電圧
をもつＭＯＳ）ランジスタを、従来の方法よりも簡略化
されたプロセスの下で作り込むことが可能な製造方法を
提供することにある。。
発明の構成
本発明のＣＭＯ３集積回路の製造方法は、少なくとも４
部分に画定された一導電形のシリコン基板の第１および
第２の部分に、これとは逆導電形の不純物イオンを注入
するとともに、さらに熱処理を施してウェル領域を形成
する工程、同ウェル領域の一方と、前記シリコン基板の
第３の部分に前記不純物イオンと同−導電形の不純物イ
オンを注入する工程および前記第３の部分と第４の部分
に前記不純物イオンと同−導電形の不純物イオンを注入
する工程を経て、４通りのしきい値電圧をもつＭＯＳト
ランジスタを作り込むことを特徴とするものであり、従
来より簡単な方法で低速用０Ｍ０３回路ならびに高速用
０Ｍ０３回路の双方を内蔵するＣＭＯ３集積回路が実現
される。
部分に画定された一導電形のシリコン基板の第１および
第２の部分に、これとは逆導電形の不純物イオンを注入
するとともに、さらに熱処理を施してウェル領域を形成
する工程、同ウェル領域の一方と、前記シリコン基板の
第３の部分に前記不純物イオンと同−導電形の不純物イ
オンを注入する工程および前記第３の部分と第４の部分
に前記不純物イオンと同−導電形の不純物イオンを注入
する工程を経て、４通りのしきい値電圧をもつＭＯＳト
ランジスタを作り込むことを特徴とするものであり、従
来より簡単な方法で低速用０Ｍ０３回路ならびに高速用
０Ｍ０３回路の双方を内蔵するＣＭＯ３集積回路が実現
される。
実施例の説明
以下ＶｔＣ第２図〜第５図を参照して本発明のＣＭＯＳ
集積回路の製造方法について具体的に説明する。
集積回路の製造方法について具体的に説明する。
第２図は、本発明の製造方法の第１の工程であるウェル
領域の形成工程を経たのちの断面構造図であり、Ｐ形つ
ェル領域２と３はＮ形シリコン基板１の表面上にイオン
注入のマスク（３ｆ：形成し、露出するシリコン基板領
域■と■ヘボロンイオン（Ｂ＋）を注入するとともに、
１１人イオンを活性化させるだめの熱処理を施すことに
よって形成されたものである。本発明では、こののちイ
オン／：ｌ−人マスク６を取り除き、第３図で示すよう
に新たにイオン注入マスク６１を選択的に形成し、シリ
コン基板領域■と■の表面を露出させ、とれらの部分に
ボロンイオン（Ｂ″→を注入しでし２きい値電圧制御用
のイオン注入層７，８を形成する。次いで、イオン注入
マスク６１を取り除き、新たにイオン注入マスク６２を
形成してシリコン基板領域Ｉと■の表面を露出させ、こ
れらの部分にボロンイオン（Ｂ＋）を注入して、追加の
イオン注入層９，１０を形成する。
領域の形成工程を経たのちの断面構造図であり、Ｐ形つ
ェル領域２と３はＮ形シリコン基板１の表面上にイオン
注入のマスク（３ｆ：形成し、露出するシリコン基板領
域■と■ヘボロンイオン（Ｂ＋）を注入するとともに、
１１人イオンを活性化させるだめの熱処理を施すことに
よって形成されたものである。本発明では、こののちイ
オン／：ｌ−人マスク６を取り除き、第３図で示すよう
に新たにイオン注入マスク６１を選択的に形成し、シリ
コン基板領域■と■の表面を露出させ、とれらの部分に
ボロンイオン（Ｂ″→を注入しでし２きい値電圧制御用
のイオン注入層７，８を形成する。次いで、イオン注入
マスク６１を取り除き、新たにイオン注入マスク６２を
形成してシリコン基板領域Ｉと■の表面を露出させ、こ
れらの部分にボロンイオン（Ｂ＋）を注入して、追加の
イオン注入層９，１０を形成する。
このようにして、しきい値電圧制御用のイオン注入層７
，８および追加のイオン注入層９，１０を形成したのち
、注入イオンを活ｆ１化させる／（めの熱処理を施す。
，８および追加のイオン注入層９，１０を形成したのち
、注入イオンを活ｆ１化させる／（めの熱処理を施す。
以上のイオン注入処理工程を経たのちのシリコン基板領
域ｌ〜■の不純物濃度は互いに異るところとなる。
域ｌ〜■の不純物濃度は互いに異るところとなる。
次いで、第５図でテすようにシリコン基板領域Ｉ〜■の
表面」二にゲート酸化膜１１および多結晶シリコンゲー
ｌ−電極１２を形成したのち、ゲートをマスクとする自
己整合（セルフアライメント）法により、Ｐ形つェル領
域２と３の中にはＮ形のはＰ形のドレイン領域１７，１
８およびＰ形のソース領域１９．２０を形成する。この
処理を経ることにより、シリコン基板部分ＩとＩＩＩに
ＰＭＯ３Ｔが作り込丑れ、シリコン基板部分■１と■に
ばＮＭＯ３Ｔが１／「り込１れる。なお、図中２１はフ
ィールド酸化膜である。
表面」二にゲート酸化膜１１および多結晶シリコンゲー
ｌ−電極１２を形成したのち、ゲートをマスクとする自
己整合（セルフアライメント）法により、Ｐ形つェル領
域２と３の中にはＮ形のはＰ形のドレイン領域１７，１
８およびＰ形のソース領域１９．２０を形成する。この
処理を経ることにより、シリコン基板部分ＩとＩＩＩに
ＰＭＯ３Ｔが作り込丑れ、シリコン基板部分■１と■に
ばＮＭＯ３Ｔが１／「り込１れる。なお、図中２１はフ
ィールド酸化膜である。
因に、上記の実施例において示したＮ形シリコン基板１
として、結晶方位＜１００＞、比ｊＪ（抗２〜３Ωｃｍ
のものを使用するとともに、Ｐ形つェル領域形成用のボ
ロンイオン（Ｂ＋）のドーズ量を６Ｘ１０ Ｃｍ ％
Ｌきい値電圧制御用のボロンイオン（Ｂ″−）のドーズ
量を２×１ｏ１１ｃ〃ムー２そして、追加のイオン注入
層を形成するだめのボロンイオン（Ｂ ）のドーズ量を
１ Ｘ’１０ ｃｍ、 に設定したところ、シリコン基
板領域１と■１に作り込すれたＰＭＯ３Ｔのしきい値電
圧とｊ、チー１．ＯＶと−０，５Ｖの値が得られ、−ツ
バ ／リコン）１１〜板領域１１と■Ｖ（作り込まれた
ＮＭＯ３Ｔのしきい値電圧として、＋１．○■と＋ｏ、
５Ｖの値か得られた。
として、結晶方位＜１００＞、比ｊＪ（抗２〜３Ωｃｍ
のものを使用するとともに、Ｐ形つェル領域形成用のボ
ロンイオン（Ｂ＋）のドーズ量を６Ｘ１０ Ｃｍ ％
Ｌきい値電圧制御用のボロンイオン（Ｂ″−）のドーズ
量を２×１ｏ１１ｃ〃ムー２そして、追加のイオン注入
層を形成するだめのボロンイオン（Ｂ ）のドーズ量を
１ Ｘ’１０ ｃｍ、 に設定したところ、シリコン基
板領域１と■１に作り込すれたＰＭＯ３Ｔのしきい値電
圧とｊ、チー１．ＯＶと−０，５Ｖの値が得られ、−ツ
バ ／リコン）１１〜板領域１１と■Ｖ（作り込まれた
ＮＭＯ３Ｔのしきい値電圧として、＋１．○■と＋ｏ、
５Ｖの値か得られた。
以」二のようにして相補チャネル形のＭ、Ｏ３＋−ラン
ジスタを作り込んだのち、トレインならびにソース領域
に対する電極の４＝Ｊ設ならびに相ｌｊ、 ４’ｆ ｔ
’ｊ’ｌ、配線を行うことによｊ′）、ＣＭＯ３集積回
路か完成ず乙、３゜以上、本発明を一例を示して説明し
たのであるが、本発明の実施にあたって同１、シリコン
基板領域間を選択酸化膜て分離するとともにこの茂沢酸
化膜をフィールド酸化；１ψとして利用する力／Ｌを採
さらに、Ｐ形シリコン基板を使用し、Ｎ形不純物をイオ
ン注入することなどの変更があってもよい、。
ジスタを作り込んだのち、トレインならびにソース領域
に対する電極の４＝Ｊ設ならびに相ｌｊ、 ４’ｆ ｔ
’ｊ’ｌ、配線を行うことによｊ′）、ＣＭＯ３集積回
路か完成ず乙、３゜以上、本発明を一例を示して説明し
たのであるが、本発明の実施にあたって同１、シリコン
基板領域間を選択酸化膜て分離するとともにこの茂沢酸
化膜をフィールド酸化；１ψとして利用する力／Ｌを採
さらに、Ｐ形シリコン基板を使用し、Ｎ形不純物をイオ
ン注入することなどの変更があってもよい、。
発明の効果
以上の説明から明らかなように、本発明の３ｉ１７ ；
前方法によれば、３回のイオン注入処理によって４通り
のしきい値電圧をもつＭＯＳトランジスタを単一のシリ
コン基板内へ作り込むことができる。
前方法によれば、３回のイオン注入処理によって４通り
のしきい値電圧をもつＭＯＳトランジスタを単一のシリ
コン基板内へ作り込むことができる。
したがって、高速回路部を構成するＣＭＯＳ回路と低速
回路部を構成する０Ｍ０３回路を、これらにふされしい
しきい値電圧をもつＭＯＳ）ランジスタで構成するにあ
たり、従来の方法よりもイオン注入回数が少く、丑だ、
イオン注入マスクの形成回数も少くなり、製造プロセス
が簡略化されるものとなる。
回路部を構成する０Ｍ０３回路を、これらにふされしい
しきい値電圧をもつＭＯＳ）ランジスタで構成するにあ
たり、従来の方法よりもイオン注入回数が少く、丑だ、
イオン注入マスクの形成回数も少くなり、製造プロセス
が簡略化されるものとなる。
【図面の簡単な説明】
第１図はＣＭＯ８集積回路のしきい値電圧を制御する従
来の方法を説明するだめの図、舅−２図〜第５図は、本
発明のＣＭＯ３集積回路の製造方法を説明するため、形
成過程に沿って示した断ｔｆｌ１図である０ １・・・・・・Ｎ形シリコン基板、２，３ ・・・Ｐ形
つェル領域、４，５・・・・しきい値電圧制御用のＰ影
領域、６，６１，６２・・・・・・イオン注入マスク、
７゜８・・・・・しきい値電圧制御用のイオン注入層、
９゜１０・・・・・追加のイオン注入層、１１・・・
ゲート酸化膜、１２・・・・・多結晶／リコンゲ−１・
電極、１３゜１４・・・・・・Ｎ形ドレイン領戦、１５
，１６・ ・・Ｎ形ソース領域、１７．１８・・ Ｐａ
ｌネトレイン領域、１９．２０・・・・・・Ｐ形ソース
領域、２１・ ・・フィールド酸化膜。
来の方法を説明するだめの図、舅−２図〜第５図は、本
発明のＣＭＯ３集積回路の製造方法を説明するため、形
成過程に沿って示した断ｔｆｌ１図である０ １・・・・・・Ｎ形シリコン基板、２，３ ・・・Ｐ形
つェル領域、４，５・・・・しきい値電圧制御用のＰ影
領域、６，６１，６２・・・・・・イオン注入マスク、
７゜８・・・・・しきい値電圧制御用のイオン注入層、
９゜１０・・・・・追加のイオン注入層、１１・・・
ゲート酸化膜、１２・・・・・多結晶／リコンゲ−１・
電極、１３゜１４・・・・・・Ｎ形ドレイン領戦、１５
，１６・ ・・Ｎ形ソース領域、１７．１８・・ Ｐａ
ｌネトレイン領域、１９．２０・・・・・・Ｐ形ソース
領域、２１・ ・・フィールド酸化膜。
Claims (1)
- 併 少くとも４部分に画定された一導電形のシリコン基
板の第１お」：び第２の部分に、これとは逆導電形の不
純物をイオン注入したのち熱処理を施して２つのウェル
領域を形成する工程、前記ウェル領域の一方と前記シリ
コン基板の第３の部分に前記不純物と同一導電形の不純
物をイオン注入する工程および前記シリコン基板の第３
の部分と第４の部分に前記不純物と同一導電形の不純物
をイオン注入する工程を経たシリコン基板の第１〜第４
の部分のそれぞれにＭＯＳ）ランジスタを作り込むこと
を特徴とするＣＭＯ３集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165559A JPS6057663A (ja) | 1983-09-08 | 1983-09-08 | Ｃｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165559A JPS6057663A (ja) | 1983-09-08 | 1983-09-08 | Ｃｍｏｓ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057663A true JPS6057663A (ja) | 1985-04-03 |
Family
ID=15814657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165559A Pending JPS6057663A (ja) | 1983-09-08 | 1983-09-08 | Ｃｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-09-08 JP JP58165559A patent/JPS6057663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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