JPS6057779B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPS6057779B2 JPS6057779B2 JP53061073A JP6107378A JPS6057779B2 JP S6057779 B2 JPS6057779 B2 JP S6057779B2 JP 53061073 A JP53061073 A JP 53061073A JP 6107378 A JP6107378 A JP 6107378A JP S6057779 B2 JPS6057779 B2 JP S6057779B2
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- buffer circuit
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Description
【発明の詳細な説明】
この発明は、ＭＩＳＥＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成され、時間的に競合することのない入
力信号と出力信号との端子を共用し−たディジタル制御
回路における出力バッファ回路に関する。
ンジスタ）で構成され、時間的に競合することのない入
力信号と出力信号との端子を共用し−たディジタル制御
回路における出力バッファ回路に関する。
ディジタル制御回路の端子数の削減を図るため、時間的
に競合することのない入力信号と出力信号の授受を行な
う端子を共用することが考えら一れる。
に競合することのない入力信号と出力信号の授受を行な
う端子を共用することが考えら一れる。
この場合、第２図に示すように、出力バッファ回路１と
して、非出力タイミングにおいて、高出力インピーダン
ス状態とするプッシュプル出力回路Ｑ。
して、非出力タイミングにおいて、高出力インピーダン
ス状態とするプッシュプル出力回路Ｑ。
、Ｑ、を用いることが考えられる。トランジスタＱ。、
Ｑ、は第１電源電圧端子Ｖｃｃと第２電源電圧端子（回
路の基準電位点）との間に接続される。なお、同図の回
路において、ＭＩＳＦＥＴはｎチャンネル型であり、論
理は正論理とする。この出力バッファ回路１は、入力側
にＮＯＲゲート回路ＮＲ３、ＮＲ４を設け、出力タイミ
ングパルスφｃが’’１’’レベルのときを非出力タイ
ミング”とし、この時には、プッシュプルＭＩＳＦＥＴ
Ｑ、、Ｑを無条件にオフとして、入出力端子Ｐ、を高イ
ンピーダンスとし、この端子を他のディジタル回路の出
力回路４の出力レベルのみにより規定されるレベルとし
て、入力バッファ回路２を動作させるものである。なお
、出力回路４は、そのベースに入力信号が印加されその
エミッタが回路の基準電位に結合される駆動トランジス
タＱ、２と、負荷トランジスタＲ３とによつて構成され
る。
Ｑ、は第１電源電圧端子Ｖｃｃと第２電源電圧端子（回
路の基準電位点）との間に接続される。なお、同図の回
路において、ＭＩＳＦＥＴはｎチャンネル型であり、論
理は正論理とする。この出力バッファ回路１は、入力側
にＮＯＲゲート回路ＮＲ３、ＮＲ４を設け、出力タイミ
ングパルスφｃが’’１’’レベルのときを非出力タイ
ミング”とし、この時には、プッシュプルＭＩＳＦＥＴ
Ｑ、、Ｑを無条件にオフとして、入出力端子Ｐ、を高イ
ンピーダンスとし、この端子を他のディジタル回路の出
力回路４の出力レベルのみにより規定されるレベルとし
て、入力バッファ回路２を動作させるものである。なお
、出力回路４は、そのベースに入力信号が印加されその
エミッタが回路の基準電位に結合される駆動トランジス
タＱ、２と、負荷トランジスタＲ３とによつて構成され
る。
これにより、上記入力信号の反転信号が端子Ｐ、に供給
される。ただし、出力バッファ回路１の出力タイミング
時においては、その出力信号と競合しない様に、上記駆
動トランジスタＱ、２はオア状態にされる。この出力バ
ッファ回路１で、′Π゛Ｌ（ＴｒａｎｓｉｓｔｏｒＴｒ
ａｎｓｉｓｔｏｒＬｏｇｉｃ）で構成された他のディジ
タル制御回路の入力バッファ回路を駆動する場合には次
の様になる。
される。ただし、出力バッファ回路１の出力タイミング
時においては、その出力信号と競合しない様に、上記駆
動トランジスタＱ、２はオア状態にされる。この出力バ
ッファ回路１で、′Π゛Ｌ（ＴｒａｎｓｉｓｔｏｒＴｒ
ａｎｓｉｓｔｏｒＬｏｇｉｃ）で構成された他のディジ
タル制御回路の入力バッファ回路を駆動する場合には次
の様になる。
すなわち、Ｔ’■、回路３の入力トランジスタＱ、Ｏは
、そのエミッタがローレベルにされると、ベース●エミ
ッタ間が順方向にバイアスされる。従つて、入力トラン
ジスタＱｌ。のベース・エミッタには電源電圧■。から
抵抗Ｒ３を介して電流が流れる。この場合、出力トラン
ジスタＱｌｌのベース側には電流が供給されないので、
トランジスタＱｌｌはオフ状態にされる。次に入力トラ
ンジスタＱｌ。のエミッタがハイレベルにされると、入
力トランジスタＱｌＯのベース・コレクタ間が順方向に
バイアスされる。従つて出力トランジスタＱｌｌのベー
スに電流が供給され、出力トランジスタＱｌｌはオン状
態にされる。以上の動作から明らかな様に、出力バッフ
ァ回路１がローレベルの信号を端子Ｐ１に供給するため
には、ＭＩＳＦＥＴＱ５をオンとして、ＴＴＬ入力電流
（たとえば１．６ｍＡ以下）の他、外部のデジタル回路
４の負荷抵抗Ｒ３からの電流を流しローレベルを確保す
る必要があるため、ＭＩＳＦＥＴＱ５のサイズを大きく
して大電流を流すようにしなければならない。そこで、
第３図に示すように、出力タイミングパルスφＣにより
、６６ｒ１レベルの非出力タイミング時においても、電
源側のＭＩＳＦＥＴＱ４をオンさせて、これを外部のデ
ジタル回路４の負荷としても用いるようにすることが考
えられる。
、そのエミッタがローレベルにされると、ベース●エミ
ッタ間が順方向にバイアスされる。従つて、入力トラン
ジスタＱｌ。のベース・エミッタには電源電圧■。から
抵抗Ｒ３を介して電流が流れる。この場合、出力トラン
ジスタＱｌｌのベース側には電流が供給されないので、
トランジスタＱｌｌはオフ状態にされる。次に入力トラ
ンジスタＱｌ。のエミッタがハイレベルにされると、入
力トランジスタＱｌＯのベース・コレクタ間が順方向に
バイアスされる。従つて出力トランジスタＱｌｌのベー
スに電流が供給され、出力トランジスタＱｌｌはオン状
態にされる。以上の動作から明らかな様に、出力バッフ
ァ回路１がローレベルの信号を端子Ｐ１に供給するため
には、ＭＩＳＦＥＴＱ５をオンとして、ＴＴＬ入力電流
（たとえば１．６ｍＡ以下）の他、外部のデジタル回路
４の負荷抵抗Ｒ３からの電流を流しローレベルを確保す
る必要があるため、ＭＩＳＦＥＴＱ５のサイズを大きく
して大電流を流すようにしなければならない。そこで、
第３図に示すように、出力タイミングパルスφＣにより
、６６ｒ１レベルの非出力タイミング時においても、電
源側のＭＩＳＦＥＴＱ４をオンさせて、これを外部のデ
ジタル回路４の負荷としても用いるようにすることが考
えられる。
これにより、出力バッファ回路１の゜“０゛レベル出力
時におけるＭＩＳＦＥＴＱ５に流れる電流をＴＴＬ側の
入力電流（１．６ｍＡ）だけとすることができる。しか
し、このＭＩＳＦＥＴＱ，は、外部ＴＴＬ側からの入力
時における負荷として用いるものであるため、このとき
の電流（たとえば１６７ＴＬＡ）以上流すことができな
い。すなわち、外部ＴＩ′Ｌ側の出力トランジスタＱｌ
２のコレクタ電流は、そのベース入力電流て規定される
ものであり、これ以上の電流を流すと、ＭＩＳ論理回路
側の入力バッファ回路２の゜゜０゛レベルを確保するこ
とができなくなるためである。したがつて、上記出力バ
ッファ回路１のハイレベル出力時においても、ＭＩＳＦ
ＥＴＱ４にはＱｌ２のコレクタ電流定格以上の電流が流
せなくなるため、゜゜１゛レベル出力時の遅延時間が大
きくなる。
時におけるＭＩＳＦＥＴＱ５に流れる電流をＴＴＬ側の
入力電流（１．６ｍＡ）だけとすることができる。しか
し、このＭＩＳＦＥＴＱ，は、外部ＴＴＬ側からの入力
時における負荷として用いるものであるため、このとき
の電流（たとえば１６７ＴＬＡ）以上流すことができな
い。すなわち、外部ＴＩ′Ｌ側の出力トランジスタＱｌ
２のコレクタ電流は、そのベース入力電流て規定される
ものであり、これ以上の電流を流すと、ＭＩＳ論理回路
側の入力バッファ回路２の゜゜０゛レベルを確保するこ
とができなくなるためである。したがつて、上記出力バ
ッファ回路１のハイレベル出力時においても、ＭＩＳＦ
ＥＴＱ４にはＱｌ２のコレクタ電流定格以上の電流が流
せなくなるため、゜゜１゛レベル出力時の遅延時間が大
きくなる。
この発明は、ＴＴＬ論理回路のように、入出力電流が規
定される論理回路との信号の授受を行ない、かつ、入出
力端子を共用するＭＩＳＦＥＴで構成された出力バッフ
ァ回路において、相手方の電流定格の制約を受けること
なく出力ＭＩＳＦＥＴのサイズが決定できるとともに、
出力信号の高速化が図られる出力バッファ回路を提供す
るためになさた。
定される論理回路との信号の授受を行ない、かつ、入出
力端子を共用するＭＩＳＦＥＴで構成された出力バッフ
ァ回路において、相手方の電流定格の制約を受けること
なく出力ＭＩＳＦＥＴのサイズが決定できるとともに、
出力信号の高速化が図られる出力バッファ回路を提供す
るためになさた。
この発明の一実施例においては、非出力タイミングにお
いて高インピーダンスとなるプッシュプル出力回路と、
相手方の出力電流を供給し、出力タイミングにおける電
源側レベル出力時の電流を供給するＭＩＳＦＥＴとによ
り出力バッファ回路が構成される。
いて高インピーダンスとなるプッシュプル出力回路と、
相手方の出力電流を供給し、出力タイミングにおける電
源側レベル出力時の電流を供給するＭＩＳＦＥＴとによ
り出力バッファ回路が構成される。
以下、実施例により、この発明を具体的に説明する。
第１図は、この発明の一実施例を示す回路図である。
同図において、１は出力バッファ回路である。
この回路は、ＭＩＳＦＥＴＱｌ，Ｑ２で構成されたプッ
シュプル出力回路と、出力タイミング信号φｃで制御さ
れるＮＯＲゲート回路ＮＲｌ，ＮＲ２と、電源電圧端子
Ｐ２と出力端子Ｐ１との間に設けられたＭＩＳＦＥＴＱ
３と、インバータ回路１Ｎ１とで構成され、出力すべき
信号Ｄは、上記ＮＯＲゲート回路ＮＲｌを介して、プッ
シュプル出力回路の接地側ＭＩＳＦＥＴＱ２のゲートに
印加し、このＮＯＲ回路ＮＲｌの出力をＮＯＲゲート回
路ＮＲ２を介して、プッシュプル出力回路の電源側ＭＩ
ＳＦＥＴＱｌのゲートに印加し、インバータ回路ＦｓＪ
ｌを介して、上記■ＳＦＥＴＱ３のゲートに印加するも
のである。上記ＮＯＲゲート回路ＮＲｌ，ＮＲ２は、非
出力タイミングにおける出力タイミング信号φＣｆ）６
６ｒ゛レベルにより、無条件に上記■ＳＦＥＴＱｌ，Ｑ
２をオフとする。また、出力タイミングには、出力タイ
ミング信号φｃを゜“０゛レベルとし、出力すべき情報
Ｄに応じて、相補的にＲｖＩＳＦＥＴＱｌ，Ｑ２を制御
する。すなわち、出力すべき情報Ｄが“゜０゛のときは
、ＭＩＳＦＥＴＱ２がオンして、６６０゛レベルを出力
し、出力すべき信号Ｄが“１゛レベルのときは、ＭＩＳ
ＦＥＴＱ２がオンして、６６ｒ３レベルを出力する。ま
た、ＮＯＲゲート回路ＮＲｌの出力がインバータ回路１
Ｎ１を介してゲートに印加されるＭＩＳＦＥＴ９は、出
力タイミング信号φｃが“゜１゛レベルの非出力タイミ
ングにおいては、オンして、相手方の出力回路の出力電
流を供給する。
シュプル出力回路と、出力タイミング信号φｃで制御さ
れるＮＯＲゲート回路ＮＲｌ，ＮＲ２と、電源電圧端子
Ｐ２と出力端子Ｐ１との間に設けられたＭＩＳＦＥＴＱ
３と、インバータ回路１Ｎ１とで構成され、出力すべき
信号Ｄは、上記ＮＯＲゲート回路ＮＲｌを介して、プッ
シュプル出力回路の接地側ＭＩＳＦＥＴＱ２のゲートに
印加し、このＮＯＲ回路ＮＲｌの出力をＮＯＲゲート回
路ＮＲ２を介して、プッシュプル出力回路の電源側ＭＩ
ＳＦＥＴＱｌのゲートに印加し、インバータ回路ＦｓＪ
ｌを介して、上記■ＳＦＥＴＱ３のゲートに印加するも
のである。上記ＮＯＲゲート回路ＮＲｌ，ＮＲ２は、非
出力タイミングにおける出力タイミング信号φＣｆ）６
６ｒ゛レベルにより、無条件に上記■ＳＦＥＴＱｌ，Ｑ
２をオフとする。また、出力タイミングには、出力タイ
ミング信号φｃを゜“０゛レベルとし、出力すべき情報
Ｄに応じて、相補的にＲｖＩＳＦＥＴＱｌ，Ｑ２を制御
する。すなわち、出力すべき情報Ｄが“゜０゛のときは
、ＭＩＳＦＥＴＱ２がオンして、６６０゛レベルを出力
し、出力すべき信号Ｄが“１゛レベルのときは、ＭＩＳ
ＦＥＴＱ２がオンして、６６ｒ３レベルを出力する。ま
た、ＮＯＲゲート回路ＮＲｌの出力がインバータ回路１
Ｎ１を介してゲートに印加されるＭＩＳＦＥＴ９は、出
力タイミング信号φｃが“゜１゛レベルの非出力タイミ
ングにおいては、オンして、相手方の出力回路の出力電
流を供給する。
そして、出力タイミング信号φｃが６６０′５レベルの
出力タイミングにおいては、ＮＯＲゲート回路ＮＲｌの
出力が出力すべき情報Ｄに応じて変化するため、ＭＩＳ
ＦＥＴＱｌと同じく、電源側レベルである６６ｒ３レベ
ル出力時にオンして、′６ｒ５レベル出力電流の供給を
助けるものである。
出力タイミングにおいては、ＮＯＲゲート回路ＮＲｌの
出力が出力すべき情報Ｄに応じて変化するため、ＭＩＳ
ＦＥＴＱｌと同じく、電源側レベルである６６ｒ３レベ
ル出力時にオンして、′６ｒ５レベル出力電流の供給を
助けるものである。
なお、この実施例において、２は、■Ｓ論理回路側の入
力バッファ回路であり、インバータ回路ＩＮ２等で構成
される。
力バッファ回路であり、インバータ回路ＩＮ２等で構成
される。
また、３は、相手方の入力バッファ回路であり、バイポ
ーラトランジスタＱｌＯ，Ｑｌｌ及び抵抗Ｒｌ，Ｒ２で
構成されたＴＴＬ８路である。
ーラトランジスタＱｌＯ，Ｑｌｌ及び抵抗Ｒｌ，Ｒ２で
構成されたＴＴＬ８路である。
そして、４は、この相手方の出力バッファ回路であり、
オープンコレクタのトランジスタＱｌ２で構成される。
この実施例回路においては、非出力タイミング時には、
前述したように、出力バッファ回路１ではＭＩＳＦＥＴ
Ｑ３のみがオンしている。
オープンコレクタのトランジスタＱｌ２で構成される。
この実施例回路においては、非出力タイミング時には、
前述したように、出力バッファ回路１ではＭＩＳＦＥＴ
Ｑ３のみがオンしている。
したがつて、このＭＩＳＦＥＴＱ３は、相手方の出力ト
ランジスタＱＳ２のコレクタ電流の規格（たとえば最大
１６７Ｔ１，Ａ）を満足するように設計されたものであ
る。また、出力タイミング時においてＣ６Ｏ″レベル出
力時は、出力バッファ回路１のＭＩＳＦＥＴＱ２のみが
オンするものであるため、第２図の場合に比較しサイズ
を大きくすることなく、相手方の入力トランジスタＱｌ
Ｏの入力電流（たとえば１．６Ｔｒ１．Ａ以上）を流す
ように設定するものである。一方Ｃ′Ｒ５レベル出力時
には、出力バッファ回路１の■ＳＦＥＴＱｌ，Ｑ３が共
にオンするものであるため、ＭＩＳＦＥＴＱｌは、■Ｓ
ＦＥＴＱ３の出力電流を考慮して、ハイレベル（゜゜１
゛）の出力時の高速化に必要な電流を流すように設定す
るものである。この実施例に示す出力バッファ回路１は
、ＴｒＬ回路のように、入出力電流が規定されるものに
おいて、この定格によるＭＩＳＦＥＴのサイズ、出力遅
延時間の制約を受けることなく、最小の■ＳＦＥＴサイ
ズでの高速化が実現できる。
ランジスタＱＳ２のコレクタ電流の規格（たとえば最大
１６７Ｔ１，Ａ）を満足するように設計されたものであ
る。また、出力タイミング時においてＣ６Ｏ″レベル出
力時は、出力バッファ回路１のＭＩＳＦＥＴＱ２のみが
オンするものであるため、第２図の場合に比較しサイズ
を大きくすることなく、相手方の入力トランジスタＱｌ
Ｏの入力電流（たとえば１．６Ｔｒ１．Ａ以上）を流す
ように設定するものである。一方Ｃ′Ｒ５レベル出力時
には、出力バッファ回路１の■ＳＦＥＴＱｌ，Ｑ３が共
にオンするものであるため、ＭＩＳＦＥＴＱｌは、■Ｓ
ＦＥＴＱ３の出力電流を考慮して、ハイレベル（゜゜１
゛）の出力時の高速化に必要な電流を流すように設定す
るものである。この実施例に示す出力バッファ回路１は
、ＴｒＬ回路のように、入出力電流が規定されるものに
おいて、この定格によるＭＩＳＦＥＴのサイズ、出力遅
延時間の制約を受けることなく、最小の■ＳＦＥＴサイ
ズでの高速化が実現できる。
この発明は、前記実施例に限定されず、ゲート回路は、
ＮＯＲゲート回路の他、ＮＡＮＤ回路等他の論理回路も
利用できる。
ＮＯＲゲート回路の他、ＮＡＮＤ回路等他の論理回路も
利用できる。
第１図は、この発明の一実施例を示す回路図であり、第
２図、第３図は、それぞれ出力バッファ回路として考え
られる一例を示す回路図である。 １・・・・・・出力バッファ回路、２・・・・・・入力
バッファ回路、３・・・・・・相手方入力バッファ回路
、４・・・・・・相手方出力バッファ回路。
２図、第３図は、それぞれ出力バッファ回路として考え
られる一例を示す回路図である。 １・・・・・・出力バッファ回路、２・・・・・・入力
バッファ回路、３・・・・・・相手方入力バッファ回路
、４・・・・・・相手方出力バッファ回路。
Claims (1)
- １ 第１電源電圧端子と第２電源電圧端子との間に結合
されるプッシュプル出力回路と、出力タイミング信号に
よつて制御され上記プッシュプル出力回路の入力信号を
出力するためのゲート回路と、上記第１電源電圧端子と
上記プッシュプル出力回路の出力端子との間に設けられ
少くとも上記プッシュプル出力回路が高出力インピーダ
ンス状態にされているときに導通状態にされるＭＩＳＦ
ＥＴと、上記プッシュプル出力回路の出力信号及びこれ
と時間的に競合しない入力信号が共通に印加される端子
であつて上記ＭＩＳＦＥＴから供給される電流を第２電
源電圧側に送出するか否かによつて上記入力信号を形成
するための回路が接続されるようにされた端子とを有す
ることを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061073A JPS6057779B2 (ja) | 1978-05-24 | 1978-05-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061073A JPS6057779B2 (ja) | 1978-05-24 | 1978-05-24 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152936A JPS54152936A (en) | 1979-12-01 |
| JPS6057779B2 true JPS6057779B2 (ja) | 1985-12-17 |
Family
ID=13160588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53061073A Expired JPS6057779B2 (ja) | 1978-05-24 | 1978-05-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057779B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55959A (en) * | 1978-06-19 | 1980-01-07 | Matsushita Electric Ind Co Ltd | Input-output circuit of microcomputer |
| JPS6278915A (ja) * | 1985-10-02 | 1987-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0685495B2 (ja) * | 1985-12-05 | 1994-10-26 | ロ−ム株式会社 | 入出力兼用回路 |
-
1978
- 1978-05-24 JP JP53061073A patent/JPS6057779B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152936A (en) | 1979-12-01 |
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