JPS6058719A - パルス列検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、テープレコーダ等に於いて、テープに記録さ
れた時刻あるいはインデックス等のデータを表わすパル
ス列を検出するパルス列検出方法に関する。

（ロ）従来技術 近年、留守番電話や口述記録用テープレコーダ（ディク
ティティングマシン）等に於いて、その記録した日時や
内容のインデックス等を共に記録しておき、再生時にそ
のデータを読み出して表示する機能が実施されている。

テープに記録されるデータは、第１図に示される如く、
スタートビットパルス８１〜Ｓ、と、同期ビットパルス
Ｐ、、Ｐ、、Ｐ、・・・と、同期ビットパルスＰいＰｓ
、Ｐｓ・・・との間に存在する４ビツトのデータビット
パルスＤ。−Ｄ３、Ｄ４〜Ｄ、とから成るパルス列で記
録され、再生の際には、８個のスタートビットパルスＳ
、−Ｓ、を検出することによって、次に来るパルスがデ
ータを含むパルスであることをＵ識し、同期ビットパル
スｐ、　、ｐ、、Ｐ、・・・間のデータを読み取る。

従来、第１図に示されたパルス列を検出する場合、スタ
ートビットパルスＳ、−Ｓ、のパルス周期の１／１０程
度のサンプリング周期によって、スタートビットパルス
Ｓ、〜Ｓ８の立ち上がり及び立ち下がりを検出し、８個
のスタートビットパルスＳ、〜Ｓ、を検出したら、同期
ビットパルスＰ１の立ち上がりを検出する。そして、第
２図に示される如く、同期ビ２トバルスＰ、の立ち上が
りを検出したら、パルス周期Ｔ。＋７）Ｉ／４のタイマ
ーをスタートさせ、そのタイマーがカウントアツプした
とき、更にパルス周期Ｔｏと等しいタイマーをスタート
させる。そして、周期Ｔ。のタイマーがカウントアツプ
する毎にパルス列の信号を読み取りデータＤ０〜Ｄ、　
Ｖ得る。

しかしながら、テープを再生する場合にテープ速度のバ
ラツキが±６％程度あるため完全に読み取ることができ
ず、認識率が低下する不都合があった。例えば、パルス
列の周波数を１６Ｈｚとするとパルス周期Ｔ。は６２．
５ｍｓであり、このときパルス周期のバラツキ範囲は５
８．８ｍｓ≦Ｔｏ≦６６．３ｍｓ　となる。一方、第２
図で示された方法に於ける許容誤差範囲は、周期Ｔ。の
タイマーが４回目にカウントアツプした時、データＤ、
のパルスが存在する範囲であるから、５９．０ｍｓ≦Ｔ
。

≦６６．４ｍｓである。従って、許容誤差範囲の下限よ
りバラツキ範囲の下限が下回わるため認識率が低下する
のである。

更に、スタートビットパルスＳ、〜Ｓ８の検出方法とデ
ータビットパルスＤ。−Ｄ８、Ｄ４〜Ｄ７の検出方法が
異なるため、マイクロコンピュータによって、これらの
パルス列を検出しようとする場合、検出のためのプログ
ラムが各々異なるため、プログラムが複雑化し、作成が
容易でない欠点を有している。

（／υ　発明の目的 本発明は、上述した点に鑑みて為されたものであり、認
識率を向上すると共に同一プログラムでパルス列すべて
を検出できるパルス列検出方法を提供するものである。

に）発明の構成 本発明は、同期ビットパルス間に所定のデータパルスが
存在するパルス列を検出するパルス列検出方法に於いて
、前記パルス列のパルスの立ち上がりあるいは立ち下が
り時にカウンタ手段に所定値Ｎをプリセットすると共に
、そのパルスで示されるデータを記憶手段に記憶させる
動作と、前記カウンタ手段が所定値Ｎで規定される時間
を計数したとき、前記記憶手段に記憶されたデータを検
出データとして出力し、且つ、前記記憶手段をリセット
すると共に、再び前記カウンタ手段に所定値Ｎをプリセ
ットする動作とを行う構成である。

（ホ）実施例 第３図は、本発明の実施例を示すブロック図である。立
ち上がり検出手段（１）は、テープから再生されたパル
ス列を入力し、そのパルス列の信号が６０”から１″に
立ち上がったことを検出するものであり、その検出に基
いて、Ｎ値設定手段（２）及び記憶手段（３）を制御す
る。Ｎ値設定手段（２）は、立上がり検出手段（１）及
びカウンタ（４）の出力に基いて、カウンタ（４）に数
値Ｎをプリセットする。また、記憶手段（３）は、パル
ス列が入力として印加され、立ち上がり検出手段（１）
からの出力によって、パルス列の信号の状態、即ち、１
″を記憶するものであり、記憶されたデータは、カウン
タ（４）の出力によってリセットされる。一方、Ｎ値設
定手段（２）によって数値Ｎが設定されたカウンタ（４
）は、所定のクロッフグによって減算計数を行い、クロ
ッフグをＮ個計数することによって所定時間Ｔを得るも
のであり、数値Ｎがプリセットされてから７時間後に信
号を出力する。また、カウンタ（４）は、計数動作中で
あっても、Ｎ値設定手段（２）によって、数値Ｎが再プ
リセットされる。カウンタ（４）の出力は、データ出力
手段（５）及びＮ値設定手段（２）に印加され、１時間
経過後の出力によって、出力手段（５）は、記憶手段（
３）に記憶されたデータを出力すると共に、記憶手段（
３）をリセットする。また、Ｎ値設定手段（２）は再び
カウンタ（４）に数値Ｎをプリセットする。

次に、第３図の実施例の動作を、第４図を参照して説明
する。例えば、第４図（ａｌで示される同期ビットパル
スＰ、とデータビットパルスＤ。、Ｄ８、Ｄ２の様なパ
ルス列を検出する場合、同期ビットパルスＰ、の立ち上
がりを立ち上がり検出手段（１）が検出すると、その検
出出力によって、Ｎ値設定手段（２１はカウンタ（４）
に数値Ｎをプリセットし、１時間のタイマーを動作させ
る。一方、検出出力によって記憶手段（３）は、同期ビ
ットパルスＰＩ　を入力し、そのデータ゛１′を記憶す
る。ここで、第４図（ｂ）はカウンタ（４）のタイマー
動作を示すタイミングであり、第４図（ｃ）は記憶手段
（３）の記憶内容を示している。

同期ビットパルスＰ、の立ち上がり（ｔｏのタイミング
）から１時間経過すると、カウンタ（４）の出力によっ
て、出力手段（５）は記憶手段（３）に記憶されたデー
タ６１”をパルス列の検出データとして出力すると共に
、記憶手段（３）ラリセットし、データ″０”をプリセ
ットする。同時に、Ｎ値設定手段（２）はカウンタ（４
）からの出力に基いて再び数値Ｎをカウンタ（４）にプ
リセットし、カウンタ（４）を動作させる。（ｉｔのタ
イミング）そして、再プリセットされたカウンタ（４）
が１時間の経過を検出する前に、データビットパルスＤ
。が立ち上がる（ｔｔのタイミング）ことにより、前述
と同様の動作が為され、記憶手段（３）にはデータビッ
トパルスＤ。のデータ″１”が記憶され、カウンタ（４
）は数値Ｎがプリセットされる。更に、１時間が経過す
ると、（ｔｓのタイミング）、記憶手段（３）のデータ
″１”が出力手段（５）からデータビットパルスＤ。の
データとして出力され、カウンタ（４）は数値Ｎがプリ
セットされる。

一方、データビットパルスＤ、が０″の場合、ｔ、のタ
イミングでプリセットさｎたカウンタ（４）は、立ち上
がり検出手段（１）によって、再プリセットされず、１
時間の経過を検出する。そして、１時間後、カウンタ（
４）の出力によって、リセットされた記憶手段（３）の
データ″０”が出力手段（５）からデータビットパルス
Ｄ、のデータとして出力される。

上述の如く動作することにより、パルス列で表わされる
データが読み取らｆるのであるが、前述の如く、パルス
列の周期は±６％の範囲でのバラツキがある。そこで、
カウンタ（４）にプリセットされる数値Ｎで作成される
時間Ｔで誤動作な（検出できる範囲を考える。第５図に
示す如く、１”のパルスが連続している場合、２個目の
パルスの立ち上がりのタイミングは、再プリセットされ
た時間Ｔ、即ち、Ａで示される期間内でなければならな
い。従って、パルス列の周期をＴｏとすると、その周期
Ｔ０の取り得る範囲は、Ｔ≦Ｔ０≦２Ｔである。一方、
第６図に示す如く、０”のパルスが連続する場合は、同
期ビットＰ、　、　Ｐ、間のデータビットパルスＤ０〜
Ｄ、がθ″の場合であり、この場合には、同期ビットＰ
、から６回目にカウンタ（４）にプリセットされる時間
Ｔ、即ちＢで示される期間内に同期ビットＰ、が立ち上
がらなければならない。従って、パルス列の周期Ｔ０が
とり得る範囲は、５Ｔ≦５ＴＯ≦６Ｔである。よって、
第５図及び第６図を共に満足する周期Ｔ０の範囲はＴ≦
Ｔ０≦百Ｔ　となる。

そこで、パルス列の記録周波数が１６　Ｈｚｓ即ち、周
期が６２．５ｍｓの場合、カウンタ（４）によって計数
される時間Ｔを５７ｍ５　と設定すると、パルス列の周
期Ｔ。の許容範囲は、５７ｍ５≦Ｔ０≦６８．４ｍｓ　
となる。こ牡は、パルス列のバラツキの範囲、５８．８
ｍｓ≦Ｔｏ≦６６．３ｍｓを十分許容するものであり、
確実にパルス列を検出できる。

この様に、第３図に示された実施例によれば、テープに
記録されたデータを含むパルス列を再生し検出する際、
そのパルス列に±６％程度のバラツキがあった場合でも
、誤動作なく正確に検出できるのである。

一方、第３図に示さｎた実施例の動作をマイクロコンビ
ーータ（以下ＣＰＵと言う）を用いて行うこともできる
。この場合には、テープから再生されたパルス列信号は
、ＣＰＵの割込み入力端子に印加される。即ち、パルス
列の立ち上がりによって割込みがかかる様にする。また
、ＣＰＵにはタイマー割込みの機能を有するものが望ま
しく、タイマー割込みは、割込み入力端子の割込みより
優先順位が高く設定さｎる。

第７図は、ＣＰＵの動作を示すフロー図である。

第７図（ａＪは割込入力端子に印加されたパルス列が立
ち上がったときの割込み処理ルーチンＩＮＴＩであり、
第７図（ｂ）は、タイマーがカウントアツプしたときの
割込み処理ルーチンＩＮＴＯであり、割込み優先順位は
ＩＮＴＯが上位に設定される。

パルス列の立ち上がりによって割込みがかかり、ｌＮＴ
ｌの処理が実行されると、先ず、内部のフラグＦＬＧを
セットし、ＣＰＵの内部に設けられたタイマーに時間Ｔ
を作成するためのデータＮをプリセットし、更に、その
タイマーの動作を開始させ、ｌＮＴｌの割込み処理を終
了し、メインのプログラムにリターンする。

一方、タイマーがカウントアツプすると、割込みがかか
り、ＩＮＴＯが実行される。ＩＮＴＯは、先ず、フラグ
ＦＬＧがセットされているか否か判定し、フラグＦＬＧ
がセット状態にあれば、ＲＡＭ（ランダムアクモスメモ
リ）にパルス列のデータを蓄積するために”１”を記憶
させて、フラグＦＬＧをリセットする。また、フラグＦ
ＬＧがリセット状態であれば、ＲＡＭＫ″０”を記憶さ
せ、データの蓄積を行う。そして、再びタイマーに時間
Ｔを作成するためのデータＮをプリセットし、タイマー
をスタートさせて、メインのプログラムにリターンする
。

この様に、ハ／＋／ス列の立ち上がりによって割込み処
理ルーチンｌＮＴｌを実行し、更に、タイマーの割込み
によって割込み処理ルーチンＩＮＴＯを実行することに
よって、パルス列の検出が為され、ソノパルス列のデー
タがＣＰＵ内部に蓄積されるのである。

（へ）発明の効果 上述の如く、本発明によｎば、周期にバラツキのあるパ
ルス列を確実に検出及び認識できるものであり、更に、
すべてのパルス列を同一の検出方法で検出できるため、
マイクロコンピュータ等のプログラム作成が簡単となる
利点を有する。

【図面の簡単な説明】

第１図はパルス列を示す波形図、第２図は従来例を示す
図、第３図は本発明の実施例を示すブロック図、第４図
は第３図に示された実施例の動作を示すタイミング図、
第５図及び第６図はパルス列の周期の許容範囲を説明す
るタイミング図、第７図（ａ）（ｂｌは、マイクロコン
ビエータで動作させる場合のフロー図である。 （１）・・・立ち上がり検出手段、　（２）・・・Ｎ値
設定手段、（３）・・・記憶手段、　（４）・・・カウ
ンタ、　（５）・・・データ出力手段。 第１図 第３図 第７図 （ａ） （ｂ）

Claims (1)

【特許請求の範囲】
1. １、同期ビットハルス間に所定のデータパルスが存在す
   るパルス列を検出するパルス列検出方法に於いて、前記
   パルス列のパルスの立ち上がりあるいは立ち下がり時に
   カウンタ手段に所定値Ｎをプリセットすると共に、その
   パルスで示されるデータを記憶手段に記憶させる動作と
   、前記カウンタ手段が所定値Ｎで規定される時間を計数
   したとき、前記記憶手段に記憶されたデータを検出デー
   タとして出力し、且つ前記記憶手段をリセットすると共
   に再び前記カウンタ手段に所定値Ｎをプリセットする動
   作とを行うことによりパルス列を検出するパルス列検出
   方法。